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参数资料
| 型号： | IDT71T75802S133PFG8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 14/23页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 18MBIT 133MHZ 100TQFP |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 ZBT |
| 存储容量： | 18M（1M x 18） |
| 速度： | 133MHz |
| 接口： | 并联 |
| 电源电压： | 2.375 V ~ 2.625 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 带卷 (TR) |
| 其它名称： | 71T75802S133PFG8 |
IDT71T75602, IDT71T75802, 512K x 36, 1M x 18, 2.5V Synchronous ZBT? SRAMs with
2.5V I/O, Burst Counter, and Pipelined Outputs Commercial and Industrial Temperature Ranges
AC Electrical Characteristics
Temperature Ranges)
(V DD = 2.5V +/-5%, Commercial and Industrial
200MHz
166MHz
150MHz
133MHz
100MHz
Symbol
t CYC
t F (1)
t CH (2)
t CL (2)
Parameter
Clock Cycle Time
Clock Frequency
Clock High Pulse Width
Clock Low Pulse Width
Min.
5
____
1.8
1.8
Max.
____
200
____
____
Min.
6
____
1.8
1.8
Max.
____
166
____
____
Min.
6.7
____
2.0
2.0
Max.
____
150
____
____
Min.
7.5
____
2.2
2.2
Max.
____
133
____
____
Min.
10
____
3.2
3.2
Max.
____
100
____
____
Unit
ns
MHz
ns
ns
Output Parameters
t CD
t CDC
t CLZ (3,4,5)
t CHZ (3,4,5)
t OE
t OLZ (3,4)
t OHZ (3,4)
Clock High to Valid Data
Clock High to Data Change
Clock High to Output Active
Clock High to Data High-Z
Output Enable Access Time
Output Enable Low to Data Active
Output Enable High to Data High-Z
____
1.0
1.0
1.0
____
0
____
3.2
____
____
3
3.2
____
3.2
____
1.0
1.0
1.0
____
0
____
3.5
____
____
3
3.5
____
3.5
____
1.5
1.5
1.5
____
0
____
3.8
____
____
3
3.8
____
3.8
____
1.5
1.5
1.5
____
0
____
4.2
____
____
3
4.2
____
4.2
____
1.5
1.5
1.5
____
0
____
5
____
____
3.3
5
____
5
ns
ns
ns
ns
ns
ns
ns
Set Up Times
t SE
t SA
t SD
t SW
t SADV
t SC
t SB
Clock Enable Setup Time
Address Setup Time
Data In Setup Time
Read/Write (R/ W ) Setup Time
Advance/Load (ADV/ LD ) Setup Time
Chip Enable/Select Setup Time
Byte Write Enable ( BW x) Setup Time
1.4
1.4
1.4
1.4
1.4
1.4
1.4
____
____
____
____
____
____
____
1.5
1.5
1.5
1.5
1.5
1.5
1.5
____
____
____
____
____
____
____
1.5
1.5
1.5
1.5
1.5
1.5
1.5
____
____
____
____
____
____
____
1.7
1.7
1.7
1.7
1.7
1.7
1.7
____
____
____
____
____
____
____
2.0
2.0
2.0
2.0
2.0
2.0
2.0
____
____
____
____
____
____
____
ns
ns
ns
ns
ns
ns
ns
Hold Times
t HE
t HA
t HD
t HW
t HADV
t HC
t HB
Clock Enable Hold Time
Address Hold Time
Data In Hold Time
Read/Write (R/ W ) Hold Time
Advance/Load (ADV/ LD ) Hold Time
Chip Enable/Select Hold Time
Byte Write Enable ( BW x) Hold Time
0.4
0.4
0.4
0.4
0.4
0.4
0.4
____
____
____
____
____
____
____
0.5
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
____
0.5
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
____
0.5
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
____
0.5
0.5
0.5
0.5
0.5
0.5
0.5
____
____
____
____
____
____
____
ns
ns
ns
ns
ns
ns
ns
NOTES:
5313 tbl 24
1. tF = 1/t CYC .
2. Measured as HIGH above 0.6V DDQ and LOW below 0.4V DDQ .
3. Transition is measured ±200mV from steady-state.
4. These parameters are guaranteed with the AC load (Figure 1) by device characterization. They are not production tested.
5. To avoid bus contention, the output buffers are designed such that t CHZ (device turn-off) is faster than t CLZ (device turn-on) at a given temperature and voltage. The specs
as shown do not imply bus contention because t CLZ is a Min. parameter that is worse case at totally different test conditions (0 deg. C, 2.625V) than t CHZ , which is a Max.
parameter (worse case at 70 deg. C, 2.375V).
14
6.42
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