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参数资料
| 型号： | IDT70V657S12DR |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 12/24页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 1.125MBIT 12NS 208QFP |
| 标准包装： | 6 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 1.125M（32K x 36） |
| 速度： | 12ns |
| 接口： | 并联 |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 208-BFQFP |
| 供应商设备封装： | 208-PQFP（28x28） |
| 包装： | 托盘 |
| 其它名称： | 70V657S12DR |
IDT70V659/58/57S
High-Speed 3.3V 128/64/32K x 36 Asynchronous Dual-Port Static RAM
Waveform of Read Cycles (5)
t RC
ADDR
Industrial and Commercial Temperature Ranges
CE
(4)
t AA
(4)
t ACE
t AOE
(4)
OE
t ABE (4)
BE n
R/ W
DATA OUT
t LZ
(1)
VALID DATA
(4)
t OH
BUSY OUT
t HZ
(2)
.
t BDD
(3,4)
4869 drw 06
NOTES:
1. Timing depends on which signal is asserted last, OE , CE or BE n.
2. Timing depends on which signal is de-asserted first CE , OE or BE n.
3. t BDD delay is required only in cases where the opposite port is completing a write operation to the same address location. For simultaneous read operations BUSY
has no relation to valid output data.
4. Start of valid data depends on which timing becomes effective last t AOE , t ACE , t AA or t BDD .
5. SEM = V IH .
Timing of Power-Up Power-Down
CE
I CC
t PU
t PD
I SB
50%
50%
4869 drw 07
.
12
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| IDT70V657S15BC8 | 功能描述:IC SRAM 1.125MBIT 15NS 256BGA RoHS:否 类别:集成电路 (IC) >> 存储器 系列:- 标准包装:1,000 系列:- 格式 - 存储器:RAM 存储器类型:SRAM - 双端口，同步 存储容量:1.125M（32K x 36） 速度:5ns 接口:并联 电源电压:3.15 V ~ 3.45 V 工作温度:-40°C ~ 85°C 封装/外壳:256-LBGA 供应商设备封装:256-CABGA（17x17） 包装:带卷 (TR) 其它名称:70V3579S5BCI8 |
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