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参数资料
| 型号： | IDT723616L20PF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 16/26页 |
| 文件大小： | 0K |
| 描述： | IC FIFO TRPL BUS 64X36X2 128QFP |
| 标准包装： | 72 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存储容量： | 4.6K（64 x 36 x2） |
| 数据速率： | 50MHz |
| 访问时间： | 20ns |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 128-LQFP |
| 供应商设备封装： | 128-TQFP（14x20） |
| 包装： | 托盘 |
| 其它名称： | 723616L20PF |
23
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
IDT723616 CMOS TRIPLE BUS SyncFIFO
WITH
BUS-MATCHING AND BYTE SWAPPING 64 x 36 x 2
AEB
CLKA
RENB
3520 drw16
ENA
CLKB
2
1
tENS
tENH
tSKEW2
tPAE
tENS
tENH
X Long Word in FIFO1
(X+1) Long Words in FIFO1
(1)
NOTES:
1. tSKEW2 is the minimum time between a rising CLKA edge and a rising CLKB edge for
AEB to transition HIGH in the next CLKB cycle. If the time between the rising CLKA
edge and rising CLKB edge is less than tSKEW2, then
AEB may transition HIGH one CLKB cycle later than shown.
2. FIFO1 Write (
CSA = LOW, W/RA = HIGH).
3. Port-B size is word or byte;
AEB is set LOW by the last word or byte read of the long word, respectively.
Figure 16. Timing for AEB when FIFO1 is Almost-Empty
Figure 17. Timing for
AEA
AEA when FIFO2 is Almost-Empty
AEA
CLKC
ENA
3520 drw17
WENC
CLKA
2
1
tENS
tENH
tSKEW2
tPAE
tENS
tENH
(X+1) Long Words in FIFO2
X Long Words in FIFO2
(1)
NOTES:
1. tSKEW2 is the minimum time between a rising CLKC edge and a rising CLKA edge for
AEA to transition HIGH in the next CLKA cycle. If the time between the rising CLKC edge
and rising CLKA edge is less than tSKEW2, then
AEA may transition HIGH one CLKA cycle later than shown.
2. FIFO2 read (
CSA = LOW, W/RA = LOW).
3. Port-C size is word or byte; tSKEW2 is referenced from the rising CLKC edge that writes the last word or byte of the long word, respectively.
CSA
EFA
ENA
A0 - A35
CLKA
FFC
CLKC
3520 drw15
12
C0 - C17
WENC
tCLK
tCLKH
tCLKL
tENS
tENH
tA
tSKEW1
tCLK
tCLKH
tCLKL
tENS
tDS
tENH
tDH
To FIFO2
Previous Word in FIFO2 Output Register
Next Word From FIFO2
LOW
W/RA LOW
HIGH
(1)
FIFO2 Full
tWFF
tDH
tDS
Figure 15.
FFC
FFC Flag Timing and First Available Write when FIFO2 is Full
NOTES:
1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for
FFB to transition HIGH in the next CLKB cycle. If the time between the rising CLKA edge
and rising CLKB edge is less than tSKEW1, then
FFB may transition HIGH one CLKB cycle later than shown.
2. Port-C size is word or byte;
FFC is set LOW by the last word or byte write of the long word, respectively. (The word-size case is shown.)
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