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参数资料
| 型号： | IDT82V3002APV |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 通信及网络 |
| 英文描述： | WAN PLL WITH DUAL REFERENCE INPUTS |
| 中文描述： | SPECIALTY TELECOM CIRCUIT, PDSO56 |
| 封装： | SSOP-56 |
| 文件页数： | 24/28页 |
| 文件大小： | 390K |
| 代理商： | IDT82V3002APV |
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24
IDT82V3002A WAN PLL WITH DUAL REFERENCE INPUTS INDUSTRIAL TEMPERATURE RANGE
6
TIMING CHARACTERISTICS
Notes:
1.
2.
3.
Voltages are with respect to ground (V
SS
) unless otherwise stated.
Supply voltage and operating temperature are as per Recommended Operating Conditions.
Timing for input and output signals is based on the worst case result of the CMOS thresholds
Table - 18 Timing Parameter Measurement Voltage Levels
Parameter
Description
CMOS
Units
V
T
Threshold Voltage
0.5V
DD
V
V
HM
Rise and Fall Threshold Voltage High
0.7V
DD
V
V
LM
Rise and Fall Threshold Voltage Low
0.3V
DD
V
Table - 19 Input / Output Timing
Parameter
Description
Min
Typ
Max
Units
Test Conditions
t
RW
Reference input pulse width high or low
51
ns
t
IRF
Reference input rise or fall time
10
ns
t
R8D
8 kHz reference input to F8o delay
8
ns
t
R15D
1.544 MHz reference input to F8o delay
332
ns
t
R2D
2.048 MHz reference input to F8o delay
253
ns
t
F0D
F8o to
F0o
delay
118
121
124
ns
t
F16S
F16o
setup to
C16o
falling
25
40
ns
t
F16H
F16o
hold to
C16o
falling
25
40
ns
t
C15D
F8o to C1.5o delay
-3
0
+3
ns
t
C3D
F8o to
C3o
delay
-3
1.6
+3
ns
t
C6D
F8o to C6o delay
-3
1.6
+3
ns
t
C2D
F8o to C2o
-2
0
+2
ns
t
C4D
F8o to
C4o
-2
0
+2
ns
t
C8D
F8o to C8o delay
-2
0
+2
ns
t
C16D
F8o to
C16o
delay
-2
0
+2
ns
t
C32D
F8o to
C32o
delay
-2
2
+2
ns
t
TSPD
F8o to TSP delay
-3
0
+3
ns
t
RSPD
F8o to RSP delay
-3
0
+3
ns
t
C15W
C1.5o pulse width high or low
323
ns
t
C3W
C3o
pulse width high or low
161
ns
t
C6W
C6o pulse width high or low
82
ns
Timing Reference Points
t
IRF,
t
ORF
t
IRF,
t
ORF
V
HM
V
T
V
LM
ALL SIGNALS
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PDF描述 |
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