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参数资料
| 型号： | M34552G8FP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 4-BIT, OTPROM, 6 MHz, MICROCONTROLLER, PQFP48 |
| 封装： | 7 X 10 MM, 0.65 MM PITCH, PLASTIC, QFP-48 |
| 文件页数： | 6/143页 |
| 文件大小： | 0K |
| 代理商： | M34552G8FP |
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8: REGISTERS
S1D13505F00A HARDWARE FUNCTIONAL
EPSON
1-91
SPECIFICATION (X23A-A-001-12)
Power Save Conguration Registers
bit 7
Power Save Status
This is a read-only status bit.
This bit indicates the power-save state of the chip.
When this bit = 1, the panel has been powered down and the memory controller is either
in self refresh mode or is performing only CAS-before-RAS refresh cycles.
When this bit = 0, the chip is either powered up, in transition of powering up, or in transi-
tion of powering down. See Section 15, “Power Save Modes” for details.
bit 3
LCD Power Disable
This bit is used to override the panel on/off sequencing logic.
When this bit = 0 the LCDPWR output is controlled by the panel on/off sequencing logic.
When this bit = 1 the LCDPWR output is directly forced to the off state.
The LCDPWR “On/Off” polarity is congured by MD10 at the rising edge of RESET#
(MD10 = 0 congures LCDPWR = 0 as the Off state; MD10 = 1 congures LCDPWR =
1 as the Off state).
bits 2–1
Suspend Refresh Select Bits [1:0]
These bits specify the type of DRAM refresh to use in Suspend mode.
Note:
These bits should not be changed when suspend mode is active.
bit 0
Software Suspend Mode Enable
When this bit = 1 software Suspend mode is enabled.
When this bit = 0 software Suspend mode is disabled.
See Section 15, “Power Save Modes” for details.
Power Save Configuration Register
REG[1Ah]
RW
Power Save
Status
RO
n/a
LCD Power
Disable
Suspend
Refresh Select
Bit 1
Suspend
Refresh Select
Bit 0
Software
Suspend Mode
Enable
Table 8-10 Suspend Refresh Selection
Suspend Refresh Select Bits [1:0]
DRAM Refresh Type
00
CAS-before-RAS (CBR) refresh
01
Self-Refresh
1x
No Refresh
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PDF描述 |
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