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参数资料
| 型号： | MB91661PMC |
| 厂商： | FUJITSU LTD |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, MROM, 33 MHz, RISC MICROCONTROLLER, PQFP120 |
| 封装： | 16 X 16 MM, 1.70 MM HEIGHT, 0.50 MM PITCH, PLASTIC, LQFP-120 |
| 文件页数： | 16/128页 |
| 文件大小： | 3660K |
| 代理商： | MB91661PMC |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页当前第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页
MB91660 Series
112
DS07-16905-4E
(15) I2C Timing
Not using USB : (VCC
= AVCC = 2.7 V to 3.6 V, VSS = AVSS = 0 V, Ta = 40 °C to + 85 °C)
Using USB : (VCC
= AVCC = 3.0 V to 3.6 V, VSS = AVSS = 0 V, Ta = 40 °C to + 85 °C)
*1 : R and C represent the pull-up resistance and load capacitance of the SCL and SDA lines, respectively. Vp
indicates the power supply voltage of the pull-up resistance and IOL indicates VOL guaranteed current.
*2 : The maximum tHDDAT must satisfy that it doesn't extend at least “L” period (tLOW) of device's SCL signal.
*3 : A high-speed mode I2C bus device can be used on a standard mode I2C bus system as long as the device
satisfies the requirement of “tSUDAT
≥ 250 ns”.
*4 : tCYCP is the peripheral clock cycle time. To use I2C, set the peripheral bus clock at 8 MHz or more.
Parameter
Symbol
Pin name
Condi-
tions
Typical mode
High-speed mode*3
Unit
Min
Max
Min
Max
SCL clock frequency
fSCL
SCKn
(SCLn)
CL
= 50 pF,
R
=
(Vp/IOL) *1
01000400
kHz
“(Repeated) START
condition” hold time
SDA
↓ → SCL ↓
tHDSTA
SOUTn
(SDAn)
SCKn
(SCLn)
4.0
0.6
μs
SCL clock “L” width
tLOW
SCKn
(SCLn)
4.7
1.3
μs
SCL clock “H” width
tHIGH
SCKn
(SCLn)
4.0
0.6
μs
“Repeated START
condition” setup time
SCL
↑→ SDA ↓
tSUSTA
SCKn
(SCLn)
4.7
0.6
μs
Data hold time
SCL
↓ → SDA ↓ ↑
tHDDAT
SOUTn
(SDAn)
SCKn
(SCLn)
0
3.45*2
00.9*3
μs
Data setup time
SDA
↓ ↑→ SCL↑
tSUDAT
SOUTn
(SDAn)
SCKn
(SCLn)
250
100
ns
“STOP condition” setup
time
SCL
↑→ SDA↑
tSUSTO
SOUTn
(SDAn)
SCKn
(SCLn)
4.0
0.6
μs
Bus free time between
“STOP condition” and
“START condition”
tBUF
4.7
1.3
μs
Noise filter
tSP
2 tCYCP *4
2 tCYCP *4
ns
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