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参数资料
| 型号： | MCIMX31LCVMN4C |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 400 MHz, MICROPROCESSOR, PBGA473 |
| 封装： | 19 X 19 MM, 0.80 MM PITCH, ROHS COMPLIANT, PLASTIC, BGA-473 |
| 文件页数： | 62/108页 |
| 文件大小： | 2878K |
| 代理商： | MCIMX31LCVMN4C |
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Electrical Characteristics
MCIMX31C/MCIMX31LC Technical Data, Rev. 4.3
Freescale Semiconductor
57
NOTE
HSP_CLK is the High-Speed Port Clock, which is the input to the Image
Processing Unit (IPU). Its frequency is controlled by the Clock Control
Module (CCM) settings. The HSP_CLK frequency must be greater than or
equal to the AHB clock frequency.
The SCREEN_WIDTH, SCREEN_HEIGHT, H_SYNC_WIDTH, V_SYNC_WIDTH, BGXP, BGYP and
V_SYNC_WIDTH_L parameters are programmed via the SDC_HOR_CONF, SDC_VER_CONF,
SDC_BG_POS Registers. The FW and FH parameters are programmed for the corresponding DMA
channel. The DISP3_IF_CLK_PER_WR, HSP_CLK_PERIOD and DISP3_IF_CLK_CNT_D parameters
are programmed via the DI_DISP3_TIME_CONF, DI_HSP_CLK_PER and DI_DISP_ACC_CC
Registers.
Figure 48 depicts the synchronous display interface timing for access level, and Table 45 lists the timing
parameters. The DISP3_IF_CLK_DOWN_WR and DISP3_IF_CLK_UP_WR parameters are set via the
DI_DISP3_TIME_CONF Register.
Figure 48. Synchronous Display Interface Timing Diagram—Access Level
Table 45. Synchronous Display Interface Timing Parameters—Access Level
ID
Parameter
Symbol
Min
Typ1
1 The exact conditions have not been finalized, but will likely match the current customer requirement for their specific display. These
conditions may be device specific.
Max
Units
IP16 Display interface clock low time
Tckl
Tdicd–Tdicu–1.5
Tdicd2–Tdicu3
2 Display interface clock down time
Tdicd–Tdicu+1.5
ns
IP17 Display interface clock high
time
Tckh
Tdicp–Tdicd+Tdicu–1.5
Tdicp–Tdicd+Tdicu
Tdicp–Tdicd+Tdicu+1.5
ns
IP18 Data setup time
Tdsu
Tdicd–3.5
Tdicu
—
ns
IP19 Data holdup time
Tdhd
Tdicp–Tdicd–3.5
Tdicp–Tdicu
—
ns
IP20 Control signals setup time to
display interface clock
Tcsu
Tdicd–3.5
Tdicu
—
ns
IP19
DISPB_D3_CLK
DISPB_DATA
IP18
IP20
DISPB_D3_VSYNC
IP17
IP16
DISPB_D3_DRDY
DISPB_D3_HSYNC
other controls
Tdicd
1
2
---T
HSP_CLK
ceil
2 DISP3_IF_CLK_DOWN_WR
HSP_CLK_PERIOD
---------------------------------------------------------------------------------
=
Because
of
an
order
from
the
United
States
International
Trade
Commission,
BGA-packaged
product
lines
and
part
numbers
indicated
here
currently
are
not
available
from
Freescale
for
import
or
sale
in
the
United
States
prior
to
September
2010:
MCIMX31CVMN4D,
MCIMX31LCVMN4D,
MCIMX31CVMN4C,
MCIMX31LCVMN4C
相关PDF资料 |
PDF描述 |
|---|---|
| MPC8545CHXATGB | 32-BIT, 1200 MHz, MICROPROCESSOR, CBGA783 |
| MPC8545ECHXAQGB | 32-BIT, 1000 MHz, MICROPROCESSOR, CBGA783 |
| MPC8547EVUAUJB | 32-BIT, 1000 MHz, MICROPROCESSOR, CBGA783 |
| MPC8548CVTAUJA | 32-BIT, 1333 MHz, MICROPROCESSOR, PBGA783 |
| MPC8548ECPXAVJ | 32-BIT, 1500 MHz, MICROPROCESSOR, PBGA783 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| MCIMX31LCVMN4DR2 | 功能描述:处理器 - 专门应用 2.0.1 AUTO LITE RoHS:否 制造商:Freescale Semiconductor 类型:Multimedia Applications 核心:ARM Cortex A9 处理器系列:i.MX6 数据总线宽度:32 bit 最大时钟频率:1 GHz 指令/数据缓存: 数据 RAM 大小:128 KB 数据 ROM 大小: 工作电源电压: 最大工作温度:+ 95 C 安装风格:SMD/SMT 封装 / 箱体:MAPBGA-432 |
| MCIMX31LDVKN5D | 功能描述:处理器 - 专门应用 2.0.1 CONSUMER LITE RoHS:否 制造商:Freescale Semiconductor 类型:Multimedia Applications 核心:ARM Cortex A9 处理器系列:i.MX6 数据总线宽度:32 bit 最大时钟频率:1 GHz 指令/数据缓存: 数据 RAM 大小:128 KB 数据 ROM 大小: 工作电源电压: 最大工作温度:+ 95 C 安装风格:SMD/SMT 封装 / 箱体:MAPBGA-432 |
| MCIMX31LDVKN5DR2 | 功能描述:处理器 - 专门应用 2.0.1 CONSUMER LITE RoHS:否 制造商:Freescale Semiconductor 类型:Multimedia Applications 核心:ARM Cortex A9 处理器系列:i.MX6 数据总线宽度:32 bit 最大时钟频率:1 GHz 指令/数据缓存: 数据 RAM 大小:128 KB 数据 ROM 大小: 工作电源电压: 最大工作温度:+ 95 C 安装风格:SMD/SMT 封装 / 箱体:MAPBGA-432 |
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