EDEC DDR3标准
- 8N预取架构
- 差分时钟(CK /??)和数据选通(DQS /???) - 上的DQ,DQS和DM双数据速率
?数据完整性
- 自动自刷新(ASR)由DRAM内置TS
- 自动刷新和自刷新模式?省电模式 - 局部阵列自刷新(PASR)1
- 掉电模式?CAS延迟(5/6/7/8/9/10/11/12/13/14)
?CAS写延迟(5/6/7/8/9/10)
?附加延迟(0 / CL-1 / CL-2)
?写恢复时间(5/6/7/8/10/12/14/16)
?突发类型(顺序/交错)
?突发长度(BL8 / BC4 /飞BC4或8)
?自刷新温度范围可编程功能(正常/扩展)?输出驱动阻抗(34/40)?片上Rtt_Nom终止(20/30/40/60/120)
?片上?预充电掉电Rtt_WR终止(60/120)(快/慢)
?信号完整性 - 可配置DS系统兼容性 - 可配置片上终端 - ZQ校准通过外部ZQ垫DS / ODT阻抗精度(240欧姆±1%)?信号同步
- 通过MR设置写调整
- 读通过MPR代练
?接口和
电源 - SSTL_15为DDR3:VDD / VDDQ = 1.5V(0.075V±)
- SSTL 1354
对DDR3L:VDD / VDDQ = 1.35V(-0.067 / + 0.1V