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参数资料
| 型号： | 5962G9215309VMX |
| 元件分类： | SRAM |
| 英文描述： | 32K X 8 STANDARD SRAM, 55 ns, CDIP28 |
| 封装： | 0.600 X 1.400 INCH, 0.100 INCH PITCH, SIDE BRAZED, CERAMIC, DIP-28 |
| 文件页数： | 15/15页 |
| 文件大小： | 144K |
| 代理商： | 5962G9215309VMX |
9
Assumptions:
1. G < VIL (max). If G > VIH (min) then Q(7:0) will be
in three-state for the entire cycle.
2. G high for tAVAV cycle.
W
E1
tAVWL
Figure 4a. SRAM Write Cycle 1: W - Controlled Access
A(14:0)
Q(7:0)
E2
tAVAV2
D(7:0)
APPLIED DATA
tDVWH
tWHDX
tETWH
tWLWH
tWHAX
tWHQX
tWLQZ
tAVWH
tWHWL
tEFDX
Assumptions & Notes:
1. G < VIL (max). If G > VIH (min) then Q(7:0) will be in three-state for the entire cycle.
2. Either E1/E2 scenario above can occur.
3. G high for tAVAV cycle.
A(14:0)
Figure 4b. SRAM Write Cycle 2: Enable - Controlled Access
W
E2
E1
D(7:0)
APPLIED DATA
E1
E2
Q(7:0)
tWLQZ
tETEF
tWLEF
tDVEF
tAVAV3
tAVET
tETEF
tEFAX
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