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参数资料
型号： 5CEFA7F31C8NES
厂商： Altera
文件页数： 30/1077页
文件大小： 0K
描述： IC CYCLONE V FPGA 150K 896-FBGA
标准包装： 27
系列： Cyclone® V E
LAB/CLB数： 56415
逻辑元件/单元数： 149500
RAM 位总计： 6656000
输入/输出数： 480
电源电压： 1.07 V ~ 1.13 V
安装类型： 表面贴装
工作温度： 0°C ~ 85°C
封装/外壳： 896-BGA
供应商设备封装： 896-FBGA（31x31）
其它名称： 544-2736
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Configuring the HPS SDRAM controller is similar to configuring any other Altera SDRAM controller. There
are several important differences:
The HPS parameter editor supports all SDRAM protocols with one tab. When you parameterize the
SDRAM controller, you must specify the memory protocol: DDR2, DDR3, or LPDDR2.
To select the memory protocol, select DDR2, DDR3, or LPDDR2 from the SDRAM Protocol list in the PHY
Settings tab in the SDRAM tab. After you select the protocol, settings not applicable to that protocol are
disabled.
Many HPS SDRAM controller settings are the same as for Altera’s dedicated DDR2, DDR3, and LPDDR2
controllers. This section only describes SDRAM parameters that are specific to the HPS component.
Because the HPS memory controller is not configurable through the Quartus II software, the Controller
and Diagnostic tabs are not present in the HPS parameter editor.
Some settings, such as the controller settings, are not included because they can only be configured
through the register interface, for example by software running on the MPU.
Unlike the memory interface clocks in the FPGA, the memory interface clocks for the HPS are initialized
by the boot-up code using values provided by the configuration process. You can accept the values
provided by UniPHY, or you can use your own PLL settings, as described in Selecting PLL Output Frequency
and Phase.
The HPS does not support external memory interface (EMIF) synthesis generation, compilation, or
timing analysis.
Note:
The HPS memory controller cannot be bonded with a memory controller on the FPGA portion of the device.
For detailed information about SDRAM controller parameters, refer to the following chapters:
Related Information
Selecting PLL Output Frequency and Phase on page 27-9
Implementing and Parameterizing Memory IP
The Implementing and Parameterizing Memory IP chapter in the External Memory Interface Handbook.
Functional Description Hard Memory Interface
The Functional Description--Hard Memory Interface chapter in the External Memory Interface Handbook.
"EMI-Related HPS Features in SoC Devices" describes features specific to the HPS SDRAM controller.
Selecting PLL Output Frequency and Phase
You select PLL output frequency and phase with controls in the PHY Setti ngs tab in the SDRAM tab. In
the HPS, PLL frequencies and phases are set by software at system startup. A PLL might not be able to
produce the exact frequency that you specify in Memory clock frequency. Normally, the Quartus II software
sets Achieved memor y clock frequency to the closest achievable frequency, using an algorithm that tries
to balance frequency accuracy against clock jitter. This clock frequency is used for timing analysis by the
TimeQuest analyzer.
It is possible to use a different software algorithm for configuring the PLLs. You can force the Achieved
memory clock frequency box to take on the same value as Memory clock frequency, by turning on Use
specified frequency instead of calculated frequency in the PHY Settings tab, under Clocks.
Altera Corporation
Instantiating the HPS Component
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27-9
Selecting PLL Output Frequency and Phase
cv_54027
2013.12.30
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PDF描述
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