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参数资料
| 型号： | 5M1270ZF324C5N |
| 厂商： | Altera |
| 文件页数： | 22/30页 |
| 文件大小： | 0K |
| 描述： | IC MAX V CPLD 1270 LE 324-FBGA |
| 产品培训模块： | Max V Overview |
| 特色产品： | MAX? V CPLDs |
| 标准包装： | 84 |
| 系列： | MAX® V |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 6.2ns |
| 电压电源 - 内部： | 1.71 V ~ 1.89 V |
| 逻辑元件/逻辑块数目： | 1270 |
| 宏单元数： | 980 |
| 输入/输出数： | 271 |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 324-LBGA |
| 供应商设备封装： | 324-FBGA（19x19） |
| 包装： | 托盘 |
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3–22
Chapter 3: DC and Switching Characteristics for MAX V Devices
Timing Model and Specifications
5M1270Z device.
Table 3–30. Global Clock External I/O Timing Parameters for the 5M1270Z Device (Note 1) , (2)
C4
C5, I5
Symbol
Parameter
Condition
Unit
Min
Max
Min
Max
t PD1
t PD2
t SU
t H
t CO
t CH
t CL
t CNT
f CNT
Worst case pin-to-pin delay through one LUT
Best case pin-to-pin delay through one LUT
Global clock setup time
Global clock hold time
Global clock to output delay
Global clock high time
Global clock low time
Minimum global clock period for 16-bit
counter
Maximum global clock frequency for 16-bit
counter
10 pF
10 pF
—
—
10 pF
—
—
—
—
—
—
1.5
0
2.0
216
216
4.0
—
9.1
4.8
—
—
6.0
—
—
—
247.5
—
—
1.9
0
2.0
266
266
5.0
—
11.2
5.9
—
—
7.4
—
—
—
201.1
ns
ns
ns
ns
ns
ps
ps
ns
MHz
(1) The maximum frequency is limited by the I/O standard on the clock input pin. The 16-bit counter critical delay performs faster than this global
clock input pin maximum frequency.
(2) Only applicable to the F324 package of the 5M1270Z device.
C4
C5, I5
Symbol
Parameter
Condition
Unit
Min
Max
Min
Max
t PD1
t PD2
t SU
t H
t CO
t CH
t CL
t CNT
f CNT
Worst case pin-to-pin delay through one LUT
Best case pin-to-pin delay through one LUT
Global clock setup time
Global clock hold time
Global clock to output delay
Global clock high time
Global clock low time
Minimum global clock period for 16-bit
counter
Maximum global clock frequency for 16-bit
counter
10 pF
10 pF
—
—
10 pF
—
—
—
—
—
—
1.5
0
2.0
216
216
4.0
—
9.1
4.8
—
—
6.0
—
—
—
247.5
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1.9
0
2.0
266
266
5.0
—
11.2
5.9
—
—
7.4
—
—
—
201.1
ns
ns
ns
ns
ns
ps
ps
ns
MHz
(1) The maximum frequency is limited by the I/O standard on the clock input pin. The 16-bit counter critical delay performs faster than this global
clock input pin maximum frequency.
May 2011
Altera Corporation
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