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参数资料
| 型号： | 5M1270ZT144C5N |
| 厂商： | Altera |
| 文件页数： | 30/30页 |
| 文件大小： | 0K |
| 描述： | IC MAX V CPLD 1270 LE 144-TQFP |
| 产品培训模块： | Max V Overview |
| 特色产品： | MAX? V CPLDs |
| 标准包装： | 60 |
| 系列： | MAX® V |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 6.2ns |
| 电压电源 - 内部： | 1.71 V ~ 1.89 V |
| 逻辑元件/逻辑块数目： | 1270 |
| 宏单元数： | 980 |
| 输入/输出数： | 114 |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-TQFP（20x20） |
| 包装： | 托盘 |
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3–30
Chapter 3: DC and Switching Characteristics for MAX V Devices
Document Revision History
Table 3–41. JTAG Timing Parameters for MAX V Devices (Part 2 of 2)
t JSXZ
Symbol
Parameter
Update register valid output to high impedance
Min
—
Max
25
Unit
ns
(1) Minimum clock period specified for 10 pF load on the TDO pin. Larger loads on TDO degrades the maximum TCK frequency.
(2) This specification is shown for 3.3-V LVTTL/LVCMOS and 2.5-V LVTTL/LVCMOS operation of the JTAG pins. For 1.8-V LVTTL/LVCMOS and
1.5-V LVCMOS operation, the t JPSU minimum is 6 ns and t JPCO , t JPZX , and t JPXZ are maximum values at 35 ns.
Document Revision History
Table 3–42. Document Revision History
Date
May 2011
January 2011
December 2010
Version
1.2
1.1
1.0
Changes
Updated Table 3–37, Table 3–38, Table 3–39, and Table 3–40.
Initial release.
May 2011
Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| TPSB476M010R0650 | CAP TANT 47UF 10V 20% 1210 |
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参数描述 |
|---|---|
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| 5M1270ZT144I5N | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX V 980 Macro 114 IOs RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| 5M1270ZT64A4N | 制造商:ALTERA 制造商全称:Altera Corporation 功能描述:MAX V Device Handbook |
| 5M1270ZT64A5N | 制造商:ALTERA 制造商全称:Altera Corporation 功能描述:MAX V Device Handbook |
| 5M1270ZT64C5N | 制造商:ALTERA 制造商全称:Altera Corporation 功能描述:MAX V Device Handbook |
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