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参数资料
| 型号： | 5M570ZT100C4N |
| 厂商： | Altera |
| 文件页数： | 16/30页 |
| 文件大小： | 0K |
| 描述： | IC MAX V CPLD 570 LE 100-TQFP |
| 产品培训模块： | Max V Overview |
| 特色产品： | MAX? V CPLDs |
| 标准包装： | 90 |
| 系列： | MAX® V |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 9.0ns |
| 电压电源 - 内部： | 1.71 V ~ 1.89 V |
| 逻辑元件/逻辑块数目： | 570 |
| 宏单元数： | 440 |
| 输入/输出数： | 74 |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-TQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
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3–16
1
Chapter 3: DC and Switching Characteristics for MAX V Devices
Timing Model and Specifications
The default slew rate setting for MAX V devices in the Quartus II design software is
“fast”.
Table 3–24. UFM Block Internal Timing Microparameters for MAX V Devices (Part 1 of 2)
5M40Z/ 5M80Z/ 5M160Z/
5M240Z/ 5M570Z
5M1270Z/ 5M2210Z
Symbol
Parameter
C4
C5, I5
C4
C5, I5
Unit
Min
Max
Min
Max
Min
Max
Min
Max
t ACLK
Address register clock
period
100
—
100
—
100
—
100
—
ns
Address register shift
t ASU
signal setup to address
20
—
20
—
20
—
20
—
ns
register clock
Address register shift
t AH
signal hold to address
20
—
20
—
20
—
20
—
ns
register clock
Address register data in
t ADS
setup to address register
20
—
20
—
20
—
20
—
ns
clock
Address register data in
t ADH
hold from address
20
—
20
—
20
—
20
—
ns
register clock
t DCLK
Data register clock period
100
—
100
—
100
—
100
—
ns
Data register shift signal
t DSS
setup to data register
60
—
60
—
60
—
60
—
ns
clock
Data register shift signal
t DSH
hold from data register
20
—
20
—
20
—
20
—
ns
clock
Data register data in
t DDS
setup to data register
20
—
20
—
20
—
20
—
ns
clock
t DDH
t DP
Data register data in hold
from data register clock
Program signal to data
clock hold time
20
0
—
—
20
0
—
—
20
0
—
—
20
0
—
—
ns
ns
Maximum delay between
t PB
program rising edge to
UFM busy signal rising
—
960
—
960
—
960
—
960
ns
edge
Minimum delay allowed
t BP
from UFM busy signal
going low to program
20
—
20
—
20
—
20
—
ns
signal going low
t PPMX
Maximum length of busy
pulse during a program
—
100
—
100
—
100
—
100
μs
May 2011
Altera Corporation
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PDF描述 |
|---|---|
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参数描述 |
|---|---|
| 5M570ZT100C5N | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX V 440 Macro 74 IOs RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| 5M570ZT100I5N | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX V 440 Macro 74 IOs RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| 5M570ZT144A5N | 功能描述:CPLD - 复杂可编程逻辑器件 440 Macrocells Flash 114 IOs 1.8 V 27 uA RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| 5M570ZT144C4N | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX V 440 Macro 114 IOs RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| 5M570ZT144C5N | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX V 440 Macro 114 IOs RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
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