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参数资料
| 型号： | 74ALS112AD |
| 厂商： | NXP SEMICONDUCTORS |
| 元件分类： | 通用总线功能 |
| 英文描述： | Dual J-K negative edge-triggered flip-flop |
| 中文描述： | ALS SERIES, DUAL NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO16 |
| 封装： | PLASTIC, SO-16 |
| 文件页数： | 5/10页 |
| 文件大小： | 92K |
| 代理商： | 74ALS112AD |
Philips Semiconductors
Product specification
74ALS112A
Dual J-K negative edge-triggered flip-flop
1996 Jun 27
5
AC ELECTRICAL CHARACTERISTICS
LIMITS
SYMBOL
PARAMETER
TEST CONDITION
T
amb
= 0
°
C to +70
°
C
V
= +5.0V
±
10%
C
L
= 50pF, R
L
= 500
UNIT
MIN
MAX
f
MAX
Maximum clock frequency
Waveform 1
35
MHz
t
PLH
t
PHL
Propagation delay
CPn to Qn or Qn
Waveform 1
2.0
4.0
10.0
10.5
ns
t
PLH
t
PHL
Propagation delay
SDn or RD to Qn or Qn
Waveform 2, 3
1.5
3.5
8.0
9.5
ns
AC SETUP REQUIREMENTS
LIMITS
SYMBOL
PARAMETER
TEST CONDITION
T
amb
= 0
°
C to +70
°
C
V
= +5.0V
±
10%
C
L
= 50pF, R
L
= 500
UNIT
MIN
MAX
t
su
(H)
t
su
(L)
Setup time, High or Low
Jn, Kn to CPn
Waveform 1
8.0
8.0
ns
t
h
(H)
t
h
(L)
Hold time, High or Low
Jn, Kn to CPn
Waveform 1
0.0
0.0
ns
t
w
(H)
t
w
(L)
CPn Pulse width
high or Low
Waveform 1
11.0
8.0
ns
t
w
(L)
SDn or RDn Pulse width
Low
Waveform 2, 3
6.0
ns
t
REC
Recovery time,
SDn or RDn to CPn
Waveform 2, 3
8.0
ns
相关PDF资料 |
PDF描述 |
|---|---|
| 74ALS112AN | Dual J-K negative edge-triggered flip-flop |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| 74ALS112AN | 制造商:PHILIPS 制造商全称:NXP Semiconductors 功能描述:Dual J-K negative edge-triggered flip-flop |
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| 74ALS11AD | 制造商:PHILIPS 制造商全称:NXP Semiconductors 功能描述:Triple 3-Input AND gate |
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