参数资料
| 型号： | 93C46A-I/MS |
| 厂商： | Microchip Technology |
| 文件页数： | 7/36页 |
| 文件大小： | 0K |
| 描述： | IC EEPROM 1KBIT 2MHZ 8MSOP |
| 标准包装： | 100 |
| 格式 - 存储器： | EEPROMs - 串行 |
| 存储器类型： | EEPROM |
| 存储容量： | 1K (128 x 8) |
| 速度： | 2MHz |
| 接口： | Microwire 3 线串行 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 8-TSSOP，8-MSOP（0.118"，3.00mm 宽） |
| 供应商设备封装： | 8-MSOP |
| 包装： | 管件 |
| 产品目录页面： | 1450 (CN2011-ZH PDF) |
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93AA46A/B/C, 93LC46A/B/C, 93C46A/B/C
2.4 Erase
The ERASE instruction forces all data bits of the
specified address to the logical ‘1’ state. CS is brought
low following the loading of the last address bit. This
falling edge of the CS pin initiates the self-timed
programming cycle, except on ‘93C’ devices where the
rising edge of CLK before the last address bit initiates
the write cycle.
The DO pin indicates the Ready/ Busy status of the
device if CS is brought high after a minimum of 250 ns
low (T CSL ). DO at logical ‘ 0 ’ indicates that programming
is still in progress. DO at logical ‘ 1 ’ indicates that the
register at the specified address has been erased and
the device is ready for another instruction.
Note: After the Erase cycle is complete, issuing
a Start bit and then taking CS low will clear
the Ready/ Busy status from DO.
FIGURE 2-1:
CS
CLK
ERASE TIMING FOR 93AA AND 93LC DEVICES
T CSL
Check Status
DI
1
1
1
A N
A N -1 A N -2
???
A0
T SV
T CZ
DO
High-Z
Busy
Ready
High-Z
T WC
FIGURE 2-2:
ERASE TIMING FOR 93C DEVICES
T CSL
CS
CLK
Check Status
DI
1
1
1
A N
A N -1 A N -2
???
A0
T SV
T CZ
DO
High-Z
Busy
Ready
High-Z
T WC
? 2002-2011 Microchip Technology Inc.
DS21749J-page 7
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参数描述 |
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