参数资料
| 型号： | A1010B-PQG100I |
| 厂商： | Microsemi SoC |
| 文件页数： | 46/98页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1200 GATES 100-PQFP IND |
| 标准包装： | 66 |
| 系列： | ACT™ 1 |
| LAB/CLB数： | 295 |
| 输入/输出数： | 57 |
| 门数： | 1200 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-BQFP |
| 供应商设备封装： | 100-PQFP（14x20） |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页当前第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页
50
A3 21 00 DX Ti m i n g Ch ar ac te r i st i c s (continued)
(Wor s t - C as e M i l i t a r y Cond i t i o n s , V CC = 4.5 V, TJ = 1 25°C)
‘–1’ Speed
‘Std’ Speed
Parameter
Description
Min.
Max.
Min.
Max.
Units
Input Module Propagation Delays
tINPY
Input Data Pad to Y
1.9
2.6
ns
tINGO
Input Latch Gate-to-Output
4.0
5.3
ns
tINH
Input Latch Hold
0.0
ns
tINSU
Input Latch Setup
0.7
0.9
ns
tILA
Latch Active Pulse Width
6.1
8.1
ns
Input Module Predicted Routing Delays1
tIRD1
FO=1 Routing Delay
2.2
2.9
ns
tIRD2
FO=2 Routing Delay
2.8
3.8
ns
tIRD3
FO=3 Routing Delay
3.5
4.7
ns
tIRD4
FO=4 Routing Delay
3.5
4.7
ns
tIRD8
FO=8 Routing Delay
5.6
7.5
ns
Global Clock Network
tCKH
Input Low to High
FO=32
FO=635
6.5
7.9
8.7
10.6
ns
tCKL
Input High to Low
FO=32
FO=635
6.6
8.8
11.8
ns
tPWH
Minimum Pulse Width High
FO=32
FO=635
4.1
4.6
5.5
6.1
ns
tPWL
Minimum Pulse Width Low
FO=32
FO=635
4.1
4.6
5.5
6.1
ns
tCKSW
Maximum Skew
FO=32
FO=635
1.8
2.4
ns
tSUEXT
Input Latch External Setup
FO=32
FO=635
0.0
ns
tHEXT
Input Latch External Hold
FO=32
FO=635
3.0
3.8
4.0
5.1
ns
tP
Minimum Period (1/fmax)
FO=32
FO=635
7.1
7.9
9.5
10.5
ns
fHMAX
Maximum Datapath Frequency
FO=32
FO=635
140
126
105
95
MHz
Note:
1.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route timing is
based on actual routing delay measurements performed on the device prior to shipment. Optimization techniques may further reduce
delays by 0 to 4 ns.
相关PDF资料 |
PDF描述 |
|---|---|
| A42MX09-3VQ100 | IC FPGA MX SGL CHIP 14K 100VQFP |
| A42MX09-3VQG100 | IC FPGA MX SGL CHIP 14K 100VQFP |
| A3P600L-FG484I | IC FPGA 1KB FLASH 600K 484-FBGA |
| A3P600L-FGG484I | IC FPGA 1KB FLASH 600K 484-FBGA |
| M1A3P600L-FGG484I | IC FPGA 1KB FLASH 600K 484-FBGA |
相关代理商/技术参数 |
参数描述 |
|---|---|
| A1010BSTDCQ84B | 制造商:未知厂家 制造商全称:未知厂家 功能描述:ASIC |
| A1010BSTDCQ84C | 制造商:未知厂家 制造商全称:未知厂家 功能描述:ASIC |
| A1010BSTDCQ84E | 制造商:未知厂家 制造商全称:未知厂家 功能描述:ASIC |
| A1010BSTDCQ84M | 制造商:未知厂家 制造商全称:未知厂家 功能描述:ASIC |
| A1010BSTDPL44C | 制造商:未知厂家 制造商全称:未知厂家 功能描述:ASIC |
发布紧急采购，3分钟左右您将得到回复。