参数资料
| 型号： | A1280A-PL84I |
| 厂商： | Microsemi SoC |
| 文件页数： | 5/54页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 8K GATES 84-PLCC IND |
| 标准包装： | 16 |
| 系列： | ACT™ 2 |
| LAB/CLB数： | 1232 |
| 输入/输出数： | 72 |
| 门数： | 8000 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 84-LCC（J 形引线） |
| 供应商设备封装： | 84-PLCC（29.31x29.31） |
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ACT 2 Family FPGAs
R e visio n 8
2 -7
ACT 2 Timing Model1
Notes:
1. Values shown for A1240A-2 at worst-case commercial conditions.
2. Input module predicted routing delay
Figure 2-1
Timing Model
Output Delays
Internal Delays
Input Delays
tINH = 2.0 ns
tINSU= 4.0 ns
I/O Module
D
Q
tINGL= 4.7 ns
tINYL= 2.6 ns tIRD2= 4.8 ns(2)
Combinatorial
Logic Module
tPD= 3.8 ns
Sequential
Logic Module
I/O Module
tRD1 = 1.4 ns
tDLH = 8.0 ns
I/O Module
ARRAY
CLOCKS
FMAX= 100 MHz
Combin-
atorial
Logic
Included
in t
SUD
D
Q
D
Q
tOUTH = 0.0 ns
tOUTSU= 0.4 ns
tGLH = 9.0 ns
tDLH = 8.0 ns
tENHZ = 7.1 ns
tRD1= 1.4 ns
tCO= 3.8 ns
tSUD= 0.4 ns
tHD= 0.0 ns
tRD4 = 3.1 ns
tRD8 = 4.7 ns
Predicted
Routing
Delays
tCKH= 11.8 ns
G
FO = 256
tRD2 = 1.7 ns
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PDF描述 |
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