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参数资料
| 型号： | A14100A-STDCQG256M |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1377 CLBS, 30000 GATES, 85 MHz, CQFP256 |
| 封装： | CERAMIC, QFP-256 |
| 文件页数： | 18/54页 |
| 文件大小： | 343K |
| 代理商： | A14100A-STDCQG256M |
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RadTolerant FPGAs
v3.1
1-21
Table 1-14 RT1280A, A1280A Output Module
Worst-Case Military Conditions, VCC = 4.5 V, TJ = 125°C
–1 Speed
Std Speed
Parameter
Description
Min.
Max.
Min.
Max.
Units
TTL Output Module Timing1
tDLH
Data-to-Pad HIGH
11.0
13.0
ns
tDHL
Data-to-Pad LOW
13.9
16.4
ns
tENZH
Enable-to-Pad Z to HIGH
12.3
14.4
ns
tENZL
Enable-to-Pad Z to LOW
16.1
19.0
ns
tENHZ
Enable-to-Pad HIGH to Z
9.8
11.5
ns
tENLZ
Enable-to-Pad LOW to Z
11.5
13.6
ns
tGLH
G-to-Pad HIGH
12.4
14.6
ns
tGHL
G-to-Pad LOW
15.5
18.2
ns
dTLH
Delta LOW to HIGH
0.09
0.11
ns/pF
dTHL
Delta HIGH to LOW
0.17
0.20
ns/pF
CMOS Output Module Timing1
tDLH
Data-to-Pad HIGH
14.0
16.5
ns
tDHL
Data-to-Pad LOW
11.7
13.7
ns
tENZH
Enable-to-Pad Z to HIGH
12.3
14.4
ns
tENZL
Enable-to-Pad Z to LOW
16.1
19.0
ns
tENHZ
Enable-to-Pad HIGH to Z
9.8
11.5
ns
tENLZ
Enable-to-Pad LOW to Z
11.5
13.6
ns
tGLH
G-to-Pad HIGH
12.4
14.6
ns
tGHL
G-to-Pad LOW
15.5
18.2
ns
dTLH
Delta LOW to HIGH
0.17
0.20
ns/pF
dTHL
Delta HIGH to LOW
0.12
0.15
ns/pF
Notes:
1. Delays based on 50pF loading.
2. SSO information can be found in the Simultaneously Switching Output Limits for Actel FPGAs application note.
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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