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参数资料
| 型号： | A1415A-3PLG84I |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 200 CLBS, 1500 GATES, PQCC84 |
| 封装： | PLASTIC, MS-007-AE, LCC-84 |
| 文件页数： | 35/68页 |
| 文件大小： | 489K |
| 代理商： | A1415A-3PLG84I |
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1-214
A1460A, A14V60A Timing Characteristics (continued)
(Worst-Case Commercial Conditions)
Note:
1.
Delays based on 35pF loading.
Dedicated (Hard-Wired) I/O Clock
Network
‘–3’ Speed
‘–2’ Speed
‘–1’ Speed
‘Std’ Speed
3.3V Speed
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max. Units
tIOCKH
Input Low to High
(Pad to I/O Module Input)
2.3
2.6
3.0
3.5
4.5
ns
tIOPWH
Minimum Pulse Width High
2.4
3.2
3.8
4.8
6.5
ns
tIOPWL
Minimum Pulse Width Low
2.4
3.2
3.8
4.8
6.5
ns
tIOSAPW
Minimum Asynchronous
Pulse Width
2.4
3.2
3.8
4.8
6.5
ns
tIOCKSW
Maximum Skew
0.6
ns
tIOP
Minimum Period
5.0
6.8
8.0
10.0
13.4
ns
fIOMAX
Maximum Frequency
200
150
125
100
75
MHz
Dedicated (Hard-Wired) Array Clock
Network
tHCKH
Input Low to High
(Pad to S-Module Input)
3.7
4.1
4.7
5.5
7.0
ns
tHCKL
Input High to Low
(Pad to S-Module Input)
3.7
4.1
4.7
5.5
7.0
ns
tHPWH
Minimum Pulse Width High
2.4
3.2
3.8
4.8
6.5
ns
tHPWL
Minimum Pulse Width Low
2.4
3.2
3.8
4.8
6.5
ns
tHCKSW
Maximum Skew
0.6
ns
tHP
Minimum Period
5.0
6.8
8.0
10.0
13.4
ns
fHMAX
Maximum Frequency
200
150
125
100
75
MHz
Routed Array Clock Networks
tRCKH
Input Low to High (FO=256)
6.0
6.8
7.7
9.0
11.8
ns
tRCKL
Input High to Low (FO=256)
6.0
6.8
7.7
9.0
11.8
ns
tRPWH
Min. Pulse Width High
(FO=256)
4.1
4.5
5.4
6.1
8.2
ns
tRPWL
Min. Pulse Width Low
(FO=256)
4.1
4.5
5.4
6.1
8.2
ns
tRCKSW
Maximum Skew (FO=128)
1.2
1.4
1.6
1.8
ns
tRP
Minimum Period (FO=256)
8.3
9.3
11.1
12.5
16.7
ns
fRMAX
Maximum Frequency
(FO=256)
120
105
90
80
60
MHz
Clock-to-Clock Skews
tIOHCKSW
I/O Clock to H-Clock Skew
0.0
2.6
0.0
2.7
0.0
2.9
0.0
3.0
0.0
3.0
ns
tIORCKSW
I/O Clock to R-Clock Skew
(FO = 64)
(FO = 216)
0.0
1.7
5.0
0.0
1.7
5.0
0.0
1.7
5.0
0.0
1.7
5.0
0.0
5.0
ns
tHRCKSW
H-Clock to R-Clock Skew
(FO = 64)
(FO = 216)
0.0
1.3
3.0
0.0
1.0
3.0
0.0
1.0
3.0
0.0
1.0
3.0
0.0
1.0
3.0
ns
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PDF描述 |
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参数描述 |
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