- 您现在的位置：买卖IC网 > PDF目录294786 > A1425A-2VQG100I FPGA, 310 CLBS, 2500 GATES, PQFP100 PDF资料下载
参数资料
| 型号： | A1425A-2VQG100I |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 310 CLBS, 2500 GATES, PQFP100 |
| 封装： | 1 MM HEIGHT, VQFP-100 |
| 文件页数： | 18/68页 |
| 文件大小： | 489K |
| 代理商： | A1425A-2VQG100I |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页当前第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页
1-199
Accelerator Series FPGAs – ACT 3 Family
A1415A, A14V15A Timing Characteristics
(Worst-Case Commercial Conditions, VCC = 4.75 V, TJ = 70°C)
1
Notes:
1.
VCC = 3.0 V for 3.3V specifications.
2.
For dual-module macros, use tPD + tRD1 + tPDn , tCO + tRD1 + tPDn or tPD1 + tRD1 + tSUD , whichever is appropriate.
3.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route timing is based
on actual routing delay measurements performed on the device prior to shipment.
Logic Module Propagation Delays2
‘–3’ Speed
‘–2’ Speed
‘–1’ Speed
‘Std’ Speed 3.3V Speed1
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
tPD
Internal Array Module
2.0
2.3
2.6
3.0
3.9
ns
tCO
Sequential Clock to Q
2.0
2.3
2.6
3.0
3.9
ns
tCLR
Asynchronous Clear to Q
2.0
2.3
2.6
3.0
3.9
ns
Predicted Routing Delays3
tRD1
FO=1 Routing Delay
0.9
1.0
1.1
1.3
1.7
ns
tRD2
FO=2 Routing Delay
1.2
1.4
1.6
1.8
2.4
ns
tRD3
FO=3 Routing Delay
1.4
1.6
1.8
2.1
2.8
ns
tRD4
FO=4 Routing Delay
1.7
1.9
2.2
2.5
3.3
ns
tRD8
FO=8 Routing Delay
2.8
3.2
3.6
4.2
5.5
ns
Logic Module Sequential Timing
tSUD
Flip-Flop Data Input Setup
0.5
0.6
0.7
0.8
ns
tHD
Flip-Flop Data Input Hold
0.0
ns
tSUD
Latch Data Input Setup
0.5
0.6
0.7
0.8
ns
tHD
Latch Data Input Hold
0.0
ns
tWASYN
Asynchronous Pulse Width
1.9
2.4
3.2
3.8
4.8
ns
tWCLKA
Flip-Flop Clock Pulse Width
1.9
2.4
3.2
3.8
4.8
ns
tA
Flip-Flop Clock Input Period
4.0
5.0
6.8
8.0
10.0
ns
fMAX
Flip-Flop Clock Frequency
250
200
150
125
100
MHz
相关PDF资料 |
PDF描述 |
|---|---|
| A1425A-PLG84C | FPGA, 310 CLBS, 2500 GATES, 125 MHz, PQCC84 |
| A1425A-PLG84I | FPGA, 310 CLBS, 2500 GATES, PQCC84 |
| A1425A-PQG100C | FPGA, 310 CLBS, 2500 GATES, 125 MHz, PQFP100 |
| A1425A-PQG100I | FPGA, 310 CLBS, 2500 GATES, PQFP100 |
| A1425A-PQG160C | FPGA, 310 CLBS, 2500 GATES, 125 MHz, PQFP160 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| A1425A-3PL84C | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| A1425A-3PL84I | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| A1425A-3PQ100C | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| A1425A-3PQ100I | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| A1425A-3PQ160C | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
发布紧急采购，3分钟左右您将得到回复。