收藏本站
参数资料
型号： A1425A-PL84C
元件分类： FPGA
英文描述： FPGA, 310 CLBS, 2500 GATES, 125 MHz, PQCC84
封装： PLASTIC, LCC-84
文件页数： 24/68页
文件大小： 489K
代理商： A1425A-PL84C
1-204
A1425A, A14V25A Timing Characteristics (continued)
(Worst-Case Commercial Conditions)
Note:
1.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route timing is based
on actual routing delay measurements performed on the device prior to shipment.
I/O Module Input Propagation Delays
‘–3’ Speed
‘–2’ Speed
‘–1’ Speed
‘Std’ Speed
3.3V Speed
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max. Units
tINY
Input Data Pad to Y
2.8
3.2
3.6
4.2
5.5
ns
tICKY
Input Reg IOCLK Pad to Y
4.7
5.3
6.0
7.0
9.2
ns
tOCKY
Output Reg IOCLK Pad to Y
4.7
5.3
6.0
7.0
9.2
ns
tICLRY
Input Asynchronous
Clear to Y
4.7
5.3
6.0
7.0
9.2
ns
tOCLRY
Output Asynchronous
Clear to Y
4.7
5.3
6.0
7.0
9.2
ns
Predicted Input Routing Delays1
tIRD1
FO=1 Routing Delay
0.9
1.0
1.1
1.3
1.7
ns
tIRD2
FO=2 Routing Delay
1.2
1.4
1.6
1.8
2.4
ns
tIRD3
FO=3 Routing Delay
1.4
1.6
1.8
2.1
2.8
ns
tIRD4
FO=4 Routing Delay
1.7
1.9
2.2
2.5
3.3
ns
tIRD8
FO=8 Routing Delay
2.8
3.2
3.6
4.2
5.5
ns
I/O Module Sequential Timing
tINH
Input F-F Data Hold
(w.r.t. IOCLK Pad)
0.0
ns
tINSU
Input F-F Data Setup
(w.r.t. IOCLK Pad)
1.8
2.0
2.3
2.7
3.0
ns
tIDEH
Input Data Enable Hold
(w.r.t. IOCLK Pad)
0.0
ns
tIDESU
Input Data Enable Setup
(w.r.t. IOCLK Pad)
5.8
6.5
7.5
8.6
ns
tOUTH
Output F-F Data Hold
(w.r.t. IOCLK Pad)
0.7
0.8
0.9
1.0
ns
tOUTSU
Output F-F Data Setup
(w.r.t. IOCLK Pad)
0.7
0.8
0.9
1.0
ns
tODEH
Output Data Enable Hold
(w.r.t. IOCLK Pad)
0.3
0.4
0.5
ns
tODESU
Output Data Enable Setup
(w.r.t. IOCLK Pad)
1.3
1.5
1.7
2.0
ns
相关PDF资料
PDF描述
A1425A-PL84I FPGA, 310 CLBS, 2500 GATES, PQCC84
A1425A-PLG84C FPGA, 310 CLBS, 2500 GATES, 125 MHz, PQCC84
A1425A-PLG84I FPGA, 310 CLBS, 2500 GATES, PQCC84
A1425A-PQ100C FPGA, 310 CLBS, 2500 GATES, 125 MHz, PQFP100
A1425A-PQ100I FPGA, 310 CLBS, 2500 GATES, PQFP100
相关代理商/技术参数
参数描述
A1425A-PL84I 功能描述:IC FPGA 2500 GATES 84-PLCC RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:ACT™ 3 产品变化通告:XC4000(E,L) Discontinuation 01/April/2002 标准包装:24 系列:XC4000E/X LAB/CLB数:100 逻辑元件/单元数:238 RAM 位总计:3200 输入/输出数:80 门数:3000 电源电压:4.5 V ~ 5.5 V 安装类型:表面贴装 工作温度:-40°C ~ 100°C 封装/外壳:120-BCBGA 供应商设备封装:120-CPGA（34.55x34.55）
A1425A-PLG84C 功能描述:IC FPGA 2500 GATES 84-PLCC RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:ACT™ 3 产品变化通告:XC4000(E,L) Discontinuation 01/April/2002 标准包装:24 系列:XC4000E/X LAB/CLB数:100 逻辑元件/单元数:238 RAM 位总计:3200 输入/输出数:80 门数:3000 电源电压:4.5 V ~ 5.5 V 安装类型:表面贴装 工作温度:-40°C ~ 100°C 封装/外壳:120-BCBGA 供应商设备封装:120-CPGA（34.55x34.55）
A1425A-PLG84I 功能描述:IC FPGA 2500 GATES 84-PLCC RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:ACT™ 3 产品变化通告:XC4000(E,L) Discontinuation 01/April/2002 标准包装:24 系列:XC4000E/X LAB/CLB数:100 逻辑元件/单元数:238 RAM 位总计:3200 输入/输出数:80 门数:3000 电源电压:4.5 V ~ 5.5 V 安装类型:表面贴装 工作温度:-40°C ~ 100°C 封装/外壳:120-BCBGA 供应商设备封装:120-CPGA（34.55x34.55）
A1425A-PQ100C 功能描述:IC FPGA 2500 GATES 100-PQFP RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:ACT™ 3 产品变化通告:XC4000(E,L) Discontinuation 01/April/2002 标准包装:24 系列:XC4000E/X LAB/CLB数:100 逻辑元件/单元数:238 RAM 位总计:3200 输入/输出数:80 门数:3000 电源电压:4.5 V ~ 5.5 V 安装类型:表面贴装 工作温度:-40°C ~ 100°C 封装/外壳:120-BCBGA 供应商设备封装:120-CPGA（34.55x34.55）
A1425A-PQ100I 功能描述:IC FPGA 2500 GATES 100-PQFP RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:ACT™ 3 产品变化通告:XC4000(E,L) Discontinuation 01/April/2002 标准包装:24 系列:XC4000E/X LAB/CLB数:100 逻辑元件/单元数:238 RAM 位总计:3200 输入/输出数:80 门数:3000 电源电压:4.5 V ~ 5.5 V 安装类型:表面贴装 工作温度:-40°C ~ 100°C 封装/外壳:120-BCBGA 供应商设备封装:120-CPGA（34.55x34.55）
发布紧急采购，3分钟左右您将得到回复。

采购需求

(若只采购一条型号，填写一行即可)

发布成功！您可以继续发布采购。也可以进入我的后台，查看报价

发布成功！您可以继续发布采购。也可以进入我的后台，查看报价

*型号 *数量 厂商 批号 封装
添加更多采购

我的联系方式

*
*
*