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参数资料
型号： A40MX04-2PLG68I
厂商： Microsemi SoC
文件页数： 90/142页
文件大小： 0K
描述： IC FPGA MX SGL CHIP 6K 68-PLCC
标准包装： 19
系列： MX
输入/输出数： 57
门数： 6000
电源电压： 3 V ~ 3.6 V，4.5 V ~ 5.5 V
安装类型： 表面贴装
工作温度： -40°C ~ 85°C
封装/外壳： 68-LCC（J 形引线）
供应商设备封装： 68-PLCC（24.23x24.23）
40MX and 42MX FPGA Families
Re vi s i on 11
1 - 47
Input Module Predicted Routing Delays1
tIRD1
FO = 1 Routing Delay
2.1
2.4
2.2
3.2
4.5
ns
tIRD2
FO = 2 Routing Delay
2.6
3.0
3.4
4.0
5.6
ns
tIRD3
FO = 3 Routing Delay
3.1
3.6
4.1
4.8
6.7
ns
tIRD4
FO = 4 Routing Delay
3.6
4.2
4.8
5.6
7.8
ns
tIRD8
FO = 8 Routing Delay
5.7
6.6
7.5
8.8
12.4
ns
Global Clock Network
tCKH
Input Low to HIGH
FO = 16
FO = 128
4.6
5.3
6.0
7.0
9.8
ns
tCKL
Input High to LOW
FO = 16
FO = 128
4.8
5.6
6.3
7.4
10.4
ns
tPWH
Minimum Pulse
Width HIGH
FO = 16
FO = 128
2.2
2.4
2.6
2.7
2.9
3.1
3.4
3.6
4.8
5.1
ns
tPWL
Minimum Pulse
Width LOW
FO = 16
FO = 128
2.2
2.4
2.6
2.7
2.9
3.01
3.4
3.6
4.8
5.1
ns
tCKSW
Maximum Skew
FO = 16
FO = 128
0.4
0.5
0.6
0.5
0.7
0.6
0.8
1.2
ns
tP
Minimum Period
FO = 16
FO = 128
4.7
4.8
5.4
5.6
6.1
6.3
7.2
7.5
10.0
10.4
ns
fMAX
Maximum
Frequency
FO = 16
FO = 128
188
181
175
168
160
154
139
134
83
80
MHz
TTL Output Module Timing4
tDLH
Data-to-Pad HIGH
3.3
3.8
4.3
5.1
7.2
ns
tDHL
Data-to-Pad LOW
4.0
4.6
5.2
6.1
8.6
ns
tENZH
Enable Pad Z to HIGH
3.7
4.3
4.9
5.8
8.0
ns
tENZL
Enable Pad Z to LOW
4.7
5.4
6.1
7.2
10.1
ns
tENHZ
Enable Pad HIGH to Z
7.9
9.1
10.4
12.2
17.1
ns
tENLZ
Enable Pad LOW to Z
5.9
6.8
7.7
9.0
12.6
ns
dTLH
Delta LOW to HIGH
0.02
0.03
0.04
ns/pF
dTHL
Delta HIGH to LOW
0.03
0.04
0.06
ns/pF
Table 1-30 A40MX04 Timing Characteristics (Nominal 5.0 V Operation) (continued)
(Worst-Case Commercial Conditions, VCC = 4.75 V, TJ = 70°C)
–3 Speed
–2 Speed
–1 Speed
Std Speed
–F Speed
Units
Parameter / Description
Min. Max.
Min.
Max. Min. Max. Min. Max. Min. Max.
Notes:
1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.
2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.
3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer utility from the Designer software to
check the hold time for this macro.
4. Delays based on 35 pF loading.
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A40MX04-2PQ100M 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA)
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