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参数资料
型号： A40MX04-FPL84X79
元件分类： FPGA
英文描述： FPGA, 547 CLBS, 6000 GATES, 48 MHz, PQCC84
封装： PLASTIC, LCC-84
文件页数： 99/124页
文件大小： 3142K
代理商： A40MX04-FPL84X79
40MX and 42MX FPGA Families
1- 70
v6.1
Synchronous SRAM Operations (Continued)
tADH
Address/Data Hold Time
0.0
ns
tRENSU
Read Enable Set-Up
0.6
0.7
0.8
0.9
1.3
ns
tRENH
Read Enable Hold
3.4
3.8
4.3
5.0
7.0
ns
tWENSU
Write Enable Set-Up
2.7
3.0
3.4
4.0
5.6
ns
tWENH
Write Enable Hold
0.0
ns
tBENS
Block Enable Set-Up
2.8
3.1
3.5
4.1
5.7
ns
tBENH
Block Enable Hold
0.0
ns
Asynchronous SRAM Operations
tRPD
Asynchronous Access Time
8.1
9.0
10.2
12.0
16.8
ns
tRDADV
Read Address Valid
8.8
9.8
11.1
13.0
18.2
ns
tADSU
Address/Data Set-Up Time
1.6
1.8
2.0
2.4
3.4
ns
tADH
Address/Data Hold Time
0.0
ns
tRENSUA
Read Enable Set-Up to Address
Valid
0.6
0.7
0.8
0.9
1.3
ns
tRENHA
Read Enable Hold
3.4
3.8
4.3
5.0
7.0
ns
tWENSU
Write Enable Set-Up
2.7
3.0
3.4
4.0
5.6
ns
tWENH
Write Enable Hold
0.0
ns
tDOH
Data Out Hold Time
1.2
1.3
1.5
1.8
2.5
ns
Input Module Propagation Delays
tINPY
Input Data Pad-to-Y
1.0
1.1
1.3
1.5
2.1
ns
tINGO
Input Latch Gate-to-Output
1.4
1.6
1.8
2.1
2.9
ns
tINH
Input Latch Hold
0.0
ns
tINSU
Input Latch Set-Up
0.5
0.6
0.7
1.0
ns
tILA
Latch Active Pulse Width
4.7
5.2
5.9
6.9
9.7
ns
Table 38
A42MX36 Timing Characteristics (Nominal 5.0V Operation)
(Worst-Case Commercial Conditions, VCCA = 4.75V, TJ = 70°C)
‘–3’ Speed
‘–2’ Speed
‘–1’ Speed
‘Std’ Speed
‘–F’ Speed
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max. Units
Notes:
1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
obtained from the Timer utility.
4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
the G input subtracts (adds) to the internal setup (hold) time.
5. Delays based on 35 pF loading.
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PDF描述
A40MX04-FPL84 FPGA, 547 CLBS, 6000 GATES, 48 MHz, PQCC84
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A40MX04-FPQ100 FPGA, 547 CLBS, 6000 GATES, 48 MHz, PQFP100
A40MX04-FVQ80X79 FPGA, 547 CLBS, 6000 GATES, 48 MHz, PQFP80
A40MX04-FVQ80 FPGA, 547 CLBS, 6000 GATES, 48 MHz, PQFP80
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参数描述
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A40MX04-FPLG68 功能描述:IC FPGA MX SGL CHIP 6K 68-PLCC RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:MX 标准包装:152 系列:IGLOO PLUS LAB/CLB数:- 逻辑元件/单元数:792 RAM 位总计:- 输入/输出数:120 门数:30000 电源电压:1.14 V ~ 1.575 V 安装类型:表面贴装 工作温度:-40°C ~ 85°C 封装/外壳:289-TFBGA，CSBGA 供应商设备封装:289-CSP（14x14）
A40MX04-FPLG84 功能描述:IC FPGA MX SGL CHIP 6K 84-PLCC RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:MX 标准包装:152 系列:IGLOO PLUS LAB/CLB数:- 逻辑元件/单元数:792 RAM 位总计:- 输入/输出数:120 门数:30000 电源电压:1.14 V ~ 1.575 V 安装类型:表面贴装 工作温度:-40°C ~ 85°C 封装/外壳:289-TFBGA，CSBGA 供应商设备封装:289-CSP（14x14）
A40MX04-FPQ100 功能描述:IC FPGA MX SGL CHIP 6K 100-PQFP RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:MX 标准包装:152 系列:IGLOO PLUS LAB/CLB数:- 逻辑元件/单元数:792 RAM 位总计:- 输入/输出数:120 门数:30000 电源电压:1.14 V ~ 1.575 V 安装类型:表面贴装 工作温度:-40°C ~ 85°C 封装/外壳:289-TFBGA，CSBGA 供应商设备封装:289-CSP（14x14）
A40MX04-FPQ100ES 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:40MX and 42MX FPGA Families
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