参数资料
| 型号： | A42MX09-FPQ100 |
| 厂商： | Microsemi SoC |
| 文件页数： | 122/142页 |
| 文件大小： | 0K |
| 描述： | IC FPGA MX SGL CHIP 14K 100-PQFP |
| 标准包装： | 66 |
| 系列： | MX |
| 输入/输出数： | 83 |
| 门数： | 14000 |
| 电源电压： | 3 V ~ 3.6 V，4.75 V ~ 5.25 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-BQFP |
| 供应商设备封装： | 100-PQFP（14x20） |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页当前第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页
40MX and 42MX FPGA Families
1- 76
R e v i sio n 1 1
Global Clock Network
tCKH
Input LOW to HIGH
FO = 32
FO = 635
2.7
3.0
3.3
3.4
3.8
4.0
4.4
5.6
6.2
ns
tCKL
Input HIGH to LOW
FO = 32
FO = 635
3.8
4.9
4.2
5.4
4.8
6.1
5.6
7.2
7.8
10.1
ns
tPWH
Minimum Pulse
Width HIGH
FO = 32
FO = 635
1.8
2.0
2.2
2.5
2.6
2.9
3.6
4.1
ns
tPWL
Minimum Pulse
Width LOW
FO = 32
FO = 635
1.8
2.0
2.2
2.5
2.6
2.9
3.6
4.1
ns
tCKSW
Maximum Skew
FO = 32
FO = 635
0.8
0.9
1.0
1.4
ns
tSUEXT
Input Latch External
Set-Up
FO = 32
FO = 635
0.0
ns
tHEXT
Input Latch External
Hold
FO = 32
FO = 635
2.8
3.3
3.2
3.7
3.6
4.2
4.9
5.9
6.9
ns
tP
Minimum Period
(1/fMAX)
FO = 32
FO = 635
5.5
6.0
6.1
6.6
7.2
7.6
8.3
12.7
13.8
ns
fMAX
Maximum
Datapath
Frequency
FO = 32
FO = 635
180
166
164
151
139
131
121
79
73
MHz
TTL Output Module Timing5
tDLH
Data-to-Pad HIGH
2.6
2.8
3.2
3.8
5.3
ns
tDHL
Data-to-Pad LOW
3.0
3.3
3.7
4.4
6.2
ns
tENZH
Enable Pad Z to HIGH
2.7
3.0
3.3
3.9
5.5
ns
tENZL
Enable Pad Z to LOW
3.0
3.3
3.7
4.3
6.1
ns
tENHZ
Enable Pad HIGH to Z
5.3
5.8
6.6
7.8
10.9
ns
Table 1-38 A42MX36 Timing Characteristics (Nominal 5.0 V Operation)
(Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70°C)
–3 Speed
–2 Speed
–1 Speed
Std Speed
–F Speed
Parameter / Description
Min. Max. Min. Max. Min. Max. Min. Max. Min.
Max. Units
Notes:
1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
can be obtained from the Timer utility.
4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input.
External setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an
external PAD signal to the G input subtracts (adds) to the internal setup (hold) time.
5. Delays based on 35 pF loading.
相关PDF资料 |
PDF描述 |
|---|---|
| A42MX09-FPQG100 | IC FPGA MX SGL CHIP 14K 100-PQFP |
| A3P250L-1VQG100I | IC FPGA 1KB FLASH 250K 100-VQFP |
| A3P250L-1VQ100I | IC FPGA 1KB FLASH 250K 100-VQFP |
| A40MX02-1PL68I | IC FPGA MX SGL CHIP 3K 68-PLCC |
| A40MX02-1PLG68I | IC FPGA MX SGL CHIP 3K 68-PLCC |
相关代理商/技术参数 |
参数描述 |
|---|---|
| A42MX09-FPQ100A | 制造商:未知厂家 制造商全称:未知厂家 功能描述:40MX and 42MX FPGA Families |
| A42MX09-FPQ100B | 制造商:未知厂家 制造商全称:未知厂家 功能描述:40MX and 42MX FPGA Families |
| A42MX09-FPQ100ES | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:40MX and 42MX FPGA Families |
| A42MX09-FPQ100I | 制造商:未知厂家 制造商全称:未知厂家 功能描述:40MX and 42MX FPGA Families |
| A42MX09-FPQ100M | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:40MX and 42MX FPGA Families |
发布紧急采购，3分钟左右您将得到回复。