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参数资料
型号： A54SX32A-2PQ208
厂商： Microsemi SoC
文件页数： 41/108页
文件大小： 0K
描述： IC FPGA SX 48K GATES 208-PQFP
标准包装： 24
系列： SX-A
LAB/CLB数： 2880
输入/输出数： 174
门数： 48000
电源电压： 2.25 V ~ 5.25 V
安装类型： 表面贴装
工作温度： 0°C ~ 70°C
封装/外壳： 208-BFQFP
供应商设备封装： 208-PQFP（28x28）
SX-A Family FPGAs
2- 18
v5.3
Timing Characteristics
Table 2-14 A54SX08A Timing Characteristics
(Worst-Case Commercial Conditions, VCCA = 2.25 V, VCCI = 3.0 V, TJ = 70°C)
Parameter
Description
–2 Speed
–1 Speed
Std. Speed
–F Speed
Units
Min. Max. Min. Max.
Min.
Max.
Min. Max.
C-Cell Propagation Delays1
tPD
Internal Array Module
0.9
1.1
1.2
1.7
ns
Predicted Routing Delays2
tDC
FO = 1 Routing Delay, Direct Connect
0.1
ns
tFC
FO = 1 Routing Delay, Fast Connect
0.3
0.4
0.6
ns
tRD1
FO = 1 Routing Delay
0.3
0.4
0.5
0.6
ns
tRD2
FO = 2 Routing Delay
0.5
0.6
0.8
ns
tRD3
FO = 3 Routing Delay
0.6
0.7
0.8
1.1
ns
tRD4
FO = 4 Routing Delay
0.8
0.9
1
1.4
ns
tRD8
FO = 8 Routing Delay
1.4
1.5
1.8
2.5
ns
tRD12
FO = 12 Routing Delay
2
2.2
2.6
3.6
ns
R-Cell Timing
tRCO
Sequential Clock-to-Q
0.7
0.8
0.9
1.3
ns
tCLR
Asynchronous Clear-to-Q
0.6
0.8
1.0
ns
tPRESET
Asynchronous Preset-to-Q
0.7
0.9
1.2
ns
tSUD
Flip-Flop Data Input Set-Up
0.7
0.8
0.9
1.2
ns
tHD
Flip-Flop Data Input Hold
0.0
ns
tWASYN
Asynchronous Pulse Width
1.4
1.5
1.8
2.5
ns
tRECASYN
Asynchronous Recovery Time
0.4
0.5
0.7
ns
tHASYN
Asynchronous Hold Time
0.3
0.4
0.6
ns
tMPW
Clock Pulse Width
1.6
1.8
2.1
2.9
ns
Input Module Propagation Delays
tINYH
Input Data Pad to Y High 2.5 V LVCMOS
0.8
0.9
1.0
1.4
ns
tINYL
Input Data Pad to Y Low 2.5 V LVCMOS
1.0
1.2
1.4
1.9
ns
tINYH
Input Data Pad to Y High 3.3 V PCI
0.6
0.7
1.0
ns
tINYL
Input Data Pad to Y Low 3.3 V PCI
0.7
0.8
0.9
1.3
ns
tINYH
Input Data Pad to Y High 3.3 V LVTTL
0.7
0.9
1.2
ns
tINYL
Input Data Pad to Y Low 3.3 V LVTTL
1.0
1.1
1.3
1.8
ns
Notes:
1. For dual-module macros, use tPD + tRD1 + tPDn , tRCO + tRD1 + tPDn , or tPD1 + tRD1 + tSUD , whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual performance.
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PDF描述
A54SX32A-2PQG208 IC FPGA SX 48K GATES 208-PQFP
AMM28DSES-S243 CONN EDGECARD 56POS .156 EYELET
978-025-020R121 BACKSHELL DB25 METALIZED PLASTIC
957-925-020R121 BACKSHELL GENDER CHANGE 9-25POS
957-015-020R121 BACKSHELL GENDER CHANGE 15-15POS
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参数描述
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