参数资料
| 型号： | A54SX32A-FFGG484 |
| 厂商： | Microsemi SoC |
| 文件页数： | 67/108页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SX 48K GATES 484-FBGA |
| 标准包装： | 40 |
| 系列： | SX-A |
| LAB/CLB数： | 2880 |
| 输入/输出数： | 249 |
| 门数： | 48000 |
| 电源电压： | 2.25 V ~ 5.25 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 484-BGA |
| 供应商设备封装： | 484-FPBGA（27X27） |
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SX-A Family FPGAs
v5.3
2-41
Table 2-34 A54SX32A Timing Characteristics
(Worst-Case Commercial Conditions VCCA = 2.25 V, VCCI = 4.75 V, TJ = 70°C)
Parameter
Description
–3 Speed1
–2 Speed
–1 Speed
Std. Speed
–F Speed
Units
Min. Max. Min. Max. Min. Max. Min. Max. Min. Max.
5 V PCI Output Module Timing2
tDLH
Data-to-Pad Low to High
2.1
2.4
2.8
3.2
4.5
ns
tDHL
Data-to-Pad High to Low
2.8
3.2
3.6
4.2
5.9
ns
tENZL
Enable-to-Pad, Z to L
1.3
1.5
1.7
2.0
2.8
ns
tENZH
Enable-to-Pad, Z to H
2.1
2.4
2.8
3.2
4.5
ns
tENLZ
Enable-to-Pad, L to Z
3.0
3.5
3.9
4.6
6.4
ns
tENHZ
Enable-to-Pad, H to Z
2.8
3.2
3.6
4.2
5.9
ns
dTLH
3
Delta Low to High
0.016
0.02
0.022
0.032
ns/pF
dTHL
3
Delta High to Low
0.026
0.03
0.032
0.04
0.052
ns/pF
5 V TTL Output Module Timing4
tDLH
Data-to-Pad Low to High
1.9
2.2
2.5
2.9
4.1
ns
tDHL
Data-to-Pad High to Low
2.5
2.9
3.3
3.9
5.4
ns
tDHLS
Data-to-Pad High to Low—low slew
6.6
7.6
8.6
10.1
14.2
ns
tENZL
Enable-to-Pad, Z to L
2.1
2.4
2.7
3.2
4.5
ns
tENZLS
Enable-to-Pad, Z to L—low slew
7.4
8.4
9.5
11.0
15.4
ns
tENZH
Enable-to-Pad, Z to H
1.9
2.2
2.5
2.9
4.1
ns
tENLZ
Enable-to-Pad, L to Z
3.6
4.2
4.7
5.6
7.8
ns
tENHZ
Enable-to-Pad, H to Z
2.5
2.9
3.3
3.9
5.4
ns
dTLH
3
Delta Low to High
0.014
0.017
0.023
0.031
ns/pF
dTHL
3
Delta High to Low
0.023
0.029
0.031
0.037
0.051
ns/pF
dTHLS
3
Delta High to Low—low slew
0.043
0.046
0.057
0.066
0.089
ns/pF
Notes:
1. All –3 speed grades have been discontinued.
2. Delays based on 50 pF loading.
3. To obtain the slew rate, substitute the appropriate Delta value, load capacitance, and the VCCI value into the following equation:
Slew Rate [V/ns] = (0.1*VCCI – 0.9*VCCI)/ (Cload * dT[LH|HL|HLS])
where Cload is the load capacitance driven by the I/O in pF
dT[LH|HL|HLS] is the worst case delta value from the datasheet in ns/pF.
4. Delays based on 35 pF loading.
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PDF描述 |
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| AMC30DRXH | CONN EDGECARD 60POS .100 DIP SLD |
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| ABM44DSAH | CONN EDGECARD 88POS R/A .156 SLD |
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参数描述 |
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| A54SX32A-FG144A | 功能描述:IC FPGA SX 48K GATES 144-FBGA RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:SX-A 标准包装:40 系列:SX-A LAB/CLB数:6036 逻辑元件/单元数:- RAM 位总计:- 输入/输出数:360 门数:108000 电源电压:2.25 V ~ 5.25 V 安装类型:表面贴装 工作温度:0°C ~ 70°C 封装/外壳:484-BGA 供应商设备封装:484-FPBGA（27X27） |
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