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参数资料
| 型号： | AD5304BRM |
| 厂商： | Analog Devices Inc |
| 文件页数： | 20/24页 |
| 文件大小： | 0K |
| 描述： | IC DAC 8BIT QUAD VOUT 10-MSOP |
| 产品培训模块： | Data Converter Fundamentals DAC Architectures |
| 产品变化通告： | Product Discontinuance 27/Oct/2011 |
| 标准包装： | 50 |
| 设置时间： | 6µs |
| 位数： | 8 |
| 数据接口： | 串行 |
| 转换器数目： | 4 |
| 电压电源： | 单电源 |
| 功率耗散（最大）： | 4.5W |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 10-TFSOP，10-MSOP（0.118"，3.00mm 宽） |
| 供应商设备封装： | 10-MSOP |
| 包装： | 管件 |
| 输出数目和类型： | 4 电压，单极；4 电压，双极 |
| 采样率（每秒）： | 167k |
Data Sheet
AD5304/AD5314/AD5324
Rev. H | Page 5 of 24
TIMING CHARACTERISTICS
VDD = 2.5 V to 5.5 V; all specifications TMIN to TMAX, unless otherwise noted.
Table 3.
Limit at TMIN, TMAX
VDD = 2.5 V to 3.6 V
VDD = 3.6 V to 5.5 V
Unit
Test Conditions/Comments
t1
40
33
ns min
SCLK cycle time
t2
16
13
ns min
SCLK high time
t3
16
13
ns min
SCLK low time
t4
16
13
ns min
SYNC to SCLK falling edge setup time
t5
5
ns min
Data setup time
t6
4.5
ns min
Data hold time
t7
0
ns min
SCLK falling edge to SYNC rising edge
t8
80
33
ns min
Minimum SYNC high time
1 Guaranteed by design and characterization, not production tested.
2 All input signals are specified with tr = tf = 5 ns (10% to 90 % of VDD) and timed from a voltage level of (VIL + VIH)/2.
3 See Figure 2.
SCLK
DIN
DB15
DB0
t1
t3
t2
t7
t5
t4
t6
t8
SYNC
00
92
9-
0
02
Figure 2. Serial Interface Timing Diagram
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PDF描述 |
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参数描述 |
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