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参数资料
| 型号： | AD5320BRMZ-REEL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 15/20页 |
| 文件大小： | 0K |
| 描述： | IC DAC 12BIT R-R W/BUFF 8-MSOP |
| 产品培训模块： | Data Converter Fundamentals DAC Architectures |
| 标准包装： | 3,000 |
| 设置时间： | 8µs |
| 位数： | 12 |
| 数据接口： | DSP，MICROWIRE?，QSPI?，串行，SPI? |
| 转换器数目： | 1 |
| 电压电源： | 单电源 |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 8-TSSOP，8-MSOP（0.118"，3.00mm 宽） |
| 供应商设备封装： | 8-MSOP |
| 包装： | 带卷 (TR) |
| 输出数目和类型： | 1 电压，双极 |
| 采样率（每秒）： | 125k |
AD5320
Rev. C | Page 4 of 20
TIMING CHARACTERISTICS
VDD = 2.7 V to 5.5 V, all specifications TMIN to TMAX, unless otherwise noted.
Table 2.
Limit at TMIN, TMAX
VDD = 2.7 V to 3.6 V
VDD = 3.6 V to 5.5 V
Unit
Description
t13
50
33
ns min
SCLK cycle time
t2
13
ns min
SCLK high time
t3
22.5
13
ns min
SCLK low time
t4
0
ns min
SYNC to SCLK rising edge setup time
t5
5
ns min
Data setup time
t6
4.5
ns min
Data hold time
t7
0
ns min
SCLK falling edge to SYNC rising edge
t8
50
33
ns min
Minimum SYNC high time
1 All input signals are specified with tr = tf = 5 ns (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2.
2 See Figure 2.
3 Maximum SCLK frequency is 30 MHz at VDD = 3.6 V to 5.5 V and 20 MHz at VDD = 2.7 V to 3.6 V.
00
93
4-
00
2
SCLK
DIN
DB15
DB0
t4
t1
t3
t2
t8
t7
t6
t5
SYNC
Figure 2. Serial Write Operation
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PDF描述 |
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