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参数资料
| 型号： | AD7262BCPZ-RL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 31/33页 |
| 文件大小： | 0K |
| 描述： | IC ADC 2CH 12BIT PGA/COM 48LFCSP |
| 标准包装： | 750 |
| 位数： | 12 |
| 采样率（每秒）： | 1M |
| 数据接口： | DSP，MICROWIRE?，QSPI?，串行，SPI? |
| 转换器数目： | 2 |
| 功率耗散（最大）： | 120mW |
| 电压电源： | 单电源 |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 48-LFCSP-VQ（7x7） |
| 包装： | 带卷 (TR) |
| 输入数目和类型： | 2 个差分，单极 |
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AD7262
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TIMING SPECIFICATIONS
AVCC = 4.75 V to 5.25 V, CA_CBVCC = CC_CDVCC = 2.7 V to 5.25 V, VREF = 2.5 V internal/external; TA = TMIN to TMAX, unless otherwise noted.1
Table 2.
Limit at TMIN, TMAX
Parameter
2.7 V ≤ VDRIVE ≤ 3.6 V
4.75 V ≤ VDRIVE ≤ 5.25 V
Unit
Description
fSCLK
200
kHz min
40
MHz max
32
MHz typ
20
MHz max
AD7262-5
tCONVERT
19 × tSCLK
ns max
tSCLK = 1/fSCLK
475
ns max
AD7262
950
ns max
AD7262-5
tQUIET
13
ns min
Minimum time between end of serial read/bus relinquish
and next falling edge of CS
t2
10
ns min
CS to SCLK setup time
15
ns max
Delay from 19th SCLK falling edge until DOUTA and DOUTB are
three-state disabled
t4
29
23
ns max
Data access time after SCLK falling edge
t5
15
13
ns min
SCLK to data valid hold time
t6
0.4 × tSCLK
ns min
SCLK high pulse width
t7
0.4 × tSCLK
ns min
SCLK low pulse width
t8
13
ns min
CS rising edge to falling edge pulse width
t9
13
ns max
CS rising edge to DOUTA, DOUTB, high impedance/bus
relinquish
t10
5
ns min
SCLK falling edge to DOUTA, DOUTB, high impedance
35
ns max
SCLK falling edge to DOUTA, DOUTB, high impedance
t11
2
μs min
Minimum CAL pin high time
t12
2
μs min
Minimum time between the CAL pin high and the CS
falling edge
t13
3
ns min
DIN setup time prior to SCLK falling edge
t14
3
ns min
DIN hold time after SCLK falling edge
tPOWER-UP
240
μs max
Internal reference, with a 1 μF decoupling capacitor
15
μs max
With an external reference, 10 μs typical
SCLK
15
19
DOUTA
THREE-STATE
t4
23
4
20
t5
THREE-
STATE
t7
t3
18
DB9A
DB10A
DB11A
21
29
30
31
1 Sample tested during initial release to ensure compliance. All input signals are specified with tR = tF = 5 ns (10% to 90% of AVCC) and timed from a voltage level of 1.6 V.
All timing specifications given are with a 25 pF load capacitance. With a load capacitance greater than this value, a digital buffer or latch must be used. See the
Terminology section.
2 See the Serial Interface section.
3 The time required for the output to cross 0.4 V or 2.4 V.
TIMING DIAGRAM
CS
DB1A
DB0A
t2
t9
tQUIET
t8
t6
DOUTB
THREE-STATE
THREE-
STATE
DB9B
DB10B
DB11B
DB1B
DB0B
076
06
-00
2
Figure 2. Serial Interface Timing Diagram
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PDF描述 |
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参数描述 |
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| AD7262BSTZ-5-RL7 | 功能描述:IC ADC 12BIT W/PGA&COM 48-LQFP RoHS:是 类别:集成电路 (IC) >> 数据采集 - 模数转换器 系列:- 标准包装:1,000 系列:- 位数:16 采样率（每秒）:45k 数据接口:串行 转换器数目:2 功率耗散（最大）:315mW 电压电源:模拟和数字 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:28-SOIC（0.295"，7.50mm 宽） 供应商设备封装:28-SOIC W 包装:带卷 (TR) 输入数目和类型:2 个单端，单极 |
| AD7262BSTZ-RL7 | 功能描述:IC ADC 12BIT W/PGA&COM 48-LQFP RoHS:是 类别:集成电路 (IC) >> 数据采集 - 模数转换器 系列:- 标准包装:1,000 系列:- 位数:16 采样率（每秒）:45k 数据接口:串行 转换器数目:2 功率耗散（最大）:315mW 电压电源:模拟和数字 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:28-SOIC（0.295"，7.50mm 宽） 供应商设备封装:28-SOIC W 包装:带卷 (TR) 输入数目和类型:2 个单端，单极 |
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