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参数资料
| 型号： | AD7264BCPZ-5-RL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 27/29页 |
| 文件大小： | 0K |
| 描述： | IC ADC 14BIT 2CH 500KSPS 48LFCSP |
| 标准包装： | 750 |
| 位数： | 14 |
| 采样率（每秒）： | 500k |
| 数据接口： | DSP，MICROWIRE?，QSPI?，串行，SPI? |
| 转换器数目： | 2 |
| 功率耗散（最大）： | 175mW |
| 电压电源： | 单电源 |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 48-LFCSP-VQ（7x7） |
| 包装： | 带卷 (TR) |
| 输入数目和类型： | * |
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AD7264
Data Sheet
Rev. B | Page 6 of 28
TIMING SPECIFICATIONS
AVCC = 4.75 V to 5.25 V, CA_CBVCC = CC_CDVCC = 2.7 V to 5.25 V, VREF = 2.5 V internal/external; TA = TMIN to TMAX, unless otherwise noted.1
Table 2.
Limit at T
MIN, TMAX
Parameter
2.7 V ≤ V
DRIVE ≤ 3.6 V
4.75 V ≤ V
DRIVE ≤ 5.25 V
Unit
Description
f
SCLK
200
kHz min
34
342
MHz max
AD7264
20
MHz max
AD7264-5
t
CONVERT
19 × t
SCLK
19 × t
SCLK
ns max
t
SCLK = 1/fSCLK
560
ns max
AD7264
950
ns max
AD7264-5
t
QUIET
13
ns min
Minimum time between end of serial read/bus relinquish
and next falling edge of CS
t
2
10
ns min
CS to SCLK setup time
t
3
15
ns max
Delay from 19th SCLK falling edge until D
OUTA and DOUTB are
three-state disabled
t
4
29
23
ns max
Data access time after SCLK falling edge
t
5
15
13
ns min
SCLK to data valid hold time
t
6
0.4 × t
SCLK
0.4 × t
SCLK
ns min
SCLK high pulse width
t
7
0.4 × t
SCLK
0.4 × t
SCLK
ns min
SCLK low pulse width
t
8
13
ns min
CS rising edge to falling edge pulse width
t
9
13
ns max
CS rising edge to DOUTA, DOUTB high impedance/bus
relinquish
t
10
5
ns min
SCLK falling edge to D
OUTA, DOUTB high impedance
35
ns max
SCLK falling edge to D
OUTA, DOUTB high impedance
t
11
2
μs min
Minimum CAL pin high time
t
12
2
μs min
Minimum time between the CAL pin high and the CS
falling edge
t
13
3
ns min
D
IN setup time prior to SCLK falling edge
t
14
3
ns min
D
IN hold time after SCLK falling edge
t
POWER-UP
240
μs max
Internal reference, with a 1 μF decoupling capacitor
15
μs max
With an external reference, 10 μs typical
1 Sample tested during initial release to ensure compliance. All input signals are specified with t
R = tF = 5 ns (10% to 90% of VDD) and timed from a voltage level of 1.6 V.
All timing specifications given are with a 25 pF load capacitance. With a load capacitance greater than this value, a digital buffer or latch must be used. See the
Terminology section.
2 The AD7264 is functional with a 40 MHz SCLK at 25°C, but specified performance is not guaranteed with SCLK frequencies greater than 34 MHz.
3 The time required for the output to cross 0.4 V or 2.4 V.
CS
SCLK
1
5
19
DOUTA
THREE-STATE
t4
2
3
4
20
t5
THREE-
STATE
t7
t3
18
DB11A
DB12A
DB13A
21
31
32
33
DB1A
DB0A
DOUTB
THREE-STATE
THREE-
STATE
DB11B
DB12B
DB13B
DB1B
DB0B
06732-
002
t2
t9
t8
tQUIET
t6
Figure 2. Serial Interface Timing Diagram
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