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参数资料
| 型号： | AD7327BRUZ-REEL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 36/37页 |
| 文件大小： | 0K |
| 描述： | IC ADC 12BIT+ SAR 8CHAN 20TSSOP |
| 标准包装： | 1,000 |
| 位数： | 12 |
| 采样率（每秒）： | 500k |
| 数据接口： | DSP，MICROWIRE?，QSPI?，串行，SPI? |
| 转换器数目： | 1 |
| 功率耗散（最大）： | 17mW |
| 电压电源： | 双 ± |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 20-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 20-TSSOP |
| 包装： | 带卷 (TR) |
| 输入数目和类型： | 8 个单端，单极；8 个单端，双极；4 个差分，单极；4 个差分，双极 |
| 配用： | EVAL-AD7327CBZ-ND - BOARD EVALUATION FOR AD7327 |
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Data Sheet
AD7327
Rev. B | Page 7 of 36
TIMING SPECIFICATIONS
VDD = 12 V to 16.5 V, VSS = 12 V to 16.5 V, VCC = 2.7 V to 5.25 V, VDRIVE = 2.7 V to 5.25 V, VREF = 2.5 V to 3.0 V internal/external,
Table 3.
Limit at TMIN, TMAX
Description
Parameter
VCC < 4.75 V
VCC = 4.75 V to 5.25 V
Unit
VDRIVE ≤ VCC
fSCLK
50
kHz min
10
MHz max
tCONVERT
16 × tSCLK
ns max
tSCLK = 1/fSCLK
tQUIET
75
60
ns min
Minimum time between end of serial read and next falling edge of CS
t1
12
5
ns min
Minimum CS pulse width
t22
25
20
ns min
CS to SCLK set-up time; bipolar input ranges (±10 V, ±5 V, ±2.5 V)
45
35
ns min
Unipolar input range (0 V to 10 V)
t3
26
14
ns max
Delay from CS until DOUT three-state disabled
t4
57
43
ns max
Data access time after SCLK falling edge
t5
0.4 × tSCLK
ns min
SCLK low pulse width
t6
0.4 × tSCLK
ns min
SCLK high pulse width
t7
13
8
ns min
SCLK to data valid hold time
t8
40
22
ns max
SCLK falling edge to DOUT high impedance
10
9
ns min
SCLK falling edge to DOUT high impedance
t9
4
ns min
DIN set-up time prior to SCLK falling edge
t10
2
ns min
DIN hold time after SCLK falling edge
tPOWER-UP
750
ns max
Power-up from autostandby
500
s max
Power-up from full shutdown/autoshutdown mode, internal
reference
25
s typ
Power-up from full shutdown/autoshutdown mode, external
reference
1
Sample tested during initial release to ensure compliance. All input signals are specified with tr = tf = 5 ns (10% to 90% of VDRIVE) and timed from a voltage level of 1.6 V.
2
When using the 0 V to 10 V unipolar range, running at 500 kSPS throughput rate with t2 at 20 ns, the mark space ratio needs to be limited to 50:50.
ADD1
1
2
3
4
5
13
14
15
16
WRITE
REG
SEL1
REG
SEL2
LSB
MSB
ADD0
SIGN
DB11
DB10
DB2
DB1
DB0
t2
t6
t4
t9
t10
t3
t7
t5
t8
t1
tQUIET
tCONVERT
SCLK
CS
DOUT
THREE-
STATE
THREE-STATE
DIN
ADD2
3 IDENTIFICATION BITS
05401-
002
DON’T
CARE
Figure 2. Serial Interface Timing Diagram
相关PDF资料 |
PDF描述 |
|---|---|
| AD7328BRUZ-REEL | IC ADC 12BIT+SAR 8CHAN 20-TSSOP |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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