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参数资料
| 型号： | AD7391ARU-REEL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 8/12页 |
| 文件大小： | 0K |
| 描述： | IC DAC 10BIT SRL 3V 8-TSSOP T/R |
| 产品培训模块： | Data Converter Fundamentals DAC Architectures |
| 标准包装： | 2,500 |
| 设置时间： | 70µs |
| 位数： | 10 |
| 数据接口： | 串行，SPI? |
| 转换器数目： | 1 |
| 电压电源： | 单电源 |
| 功率耗散（最大）： | 500µW |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 8-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 8-TSSOP |
| 包装： | 带卷 (TR) |
| 输出数目和类型： | 1 电压，单极；1 电压，双极 |
| 采样率（每秒）： | 17k |
REV. A
AD7390/AD7391
–5–
DAC REGISTER LOAD
CLK
CLR
LD
CLK
SDI
AD7391
AD7390
t
LD1
D11
t
LD1
D10
D9
D7
D5
D4
D3
D2
D1
D0
t
LD2
t
DS
t
DH
t
CL
t
CH
t
LDW
t
S
t
CLRW
t
S
0.1% FS
ERROR BAND
SDI
LD
FS
ZS
VOUT
Figure 4. Timing Diagram
Table I. Control-Logic Truth Table
CLK
CLR
LD
Serial Shift Register Function
DAC Register Function
↑
H
Shift-Register-Data Advanced One-Bit
Latched
X
H
L
Disables
Updated with Current Shift Register Contents
X
L
X
No Effect
Loaded with all Zeros
X
↑
H
No Effect
Latched with all Zeros
X
↑
L
Disabled
Previous SR Contents Loaded (Avoid usage of
CLR
when
LD is logic low, since SR data could be corrupted
if a clock edge takes place, while
CLR returns high.)
↑ = Positive logic transition.
X = Don’t care.
Table II. AD7390 Serial Input Register Data Format, Data is Loaded in the MSB-First Format
MSB
LSB
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
AD7390
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
Table III. AD7391 Serial Input Register Data Format, Data is Loaded in the MSB-First Format
MSB
LSB
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
AD7391
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
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