参数资料
| 型号： | AD7394ARZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 7/12页 |
| 文件大小： | 0K |
| 描述： | IC DAC 12BIT SERIAL 3V 14SOIC |
| 产品培训模块： | Data Converter Fundamentals DAC Architectures |
| 产品变化通告： | Product Discontinuance 27/Oct/2011 |
| 标准包装： | 56 |
| 设置时间： | 60µs |
| 位数： | 12 |
| 数据接口： | 串行 |
| 转换器数目： | 2 |
| 电压电源： | 单电源 |
| 功率耗散（最大）： | 1mW |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 14-SOIC（0.154"，3.90mm 宽） |
| 供应商设备封装： | 14-SOICN |
| 包装： | 管件 |
| 输出数目和类型： | 2 电压，单极；2 电压，双极 |
| 采样率（每秒）： | 17k |
AD7394/AD7395
–4–
REV. 0
Table I. Control Logic Truth Table
CS CLK
RS
MSB
SHDN
LDA/B
Serial Shift Register Function
DAC Register Function
H
X
H
X
H
No Effect
Latched
L
H
X
H
No Effect
Latched
L
H
X
H
No Effect
Latched
L
↑+
H
X
H
Shift-Register-Data Advanced One Bit Latched
L
↑+
H
X
H
L
Shift-Register-Data Advanced One Bit Transparent
L
H
X
H
L
No Effect
Transparent
↑+ L
H
X
H
No Effect
Latched
HX
H
X
H
↓–
No Effect
Updated with Current Shift Register
Contents
H
X
H
X
H
L
No Effect
Transparent
X
L
H
X
No Effect
Loaded with 800H
XX
↑+
H
No Effect
Latched with 800H
X
L
H
X
No Effect
Loaded with All Zeros
XX
↑+
L
H
No Effect
Latched All Zeros
X
L
X
No Effect
No Affect
NOTES
1.
↑+ positive logic transition; ↓– negative logic transition; X Don’t Care
2. Do not clock in serial data while level sensitive inputs
LDA or LDB are logic LOW.
tLD1
tCSH
1 LSB
ERROR BAND
tCLRW
tS
tLDW
tCH
tCL
tCSS
tLD2
tDS
tDH
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
SDI
CLK
CS
LDA,B
SDI
CLK
FS
VOUT
ZS
LDA,B
RS
Figure 2. Timing Diagram
tSDR
IDD
SHDN
Figure 3. Timing Diagram
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PDF描述 |
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参数描述 |
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