参数资料
| 型号： | AD7396AR |
| 厂商： | Analog Devices Inc |
| 文件页数： | 7/12页 |
| 文件大小： | 0K |
| 描述： | IC DAC 12BIT PARALLEL 3V 24-SOIC |
| 产品培训模块： | Data Converter Fundamentals DAC Architectures |
| 标准包装： | 31 |
| 设置时间： | 60µs |
| 位数： | 12 |
| 数据接口： | 并联 |
| 转换器数目： | 2 |
| 电压电源： | 单电源 |
| 功率耗散（最大）： | 1mW |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 24-SOIC（0.295"，7.50mm 宽） |
| 供应商设备封装： | 24-SOIC W |
| 包装： | 管件 |
| 输出数目和类型： | 2 电压，单极；2 电压，双极 |
| 采样率（每秒）： | 17k |
AD7396/AD7397
–4–
REV. 0
Table I. Control Logic Truth
CS
A/
B
LDA
LDB
RS
SHDN
Input Register
DAC Register
L
HHHX
Write to B
Latched with Previous Data
L
HHHHX
Write to A
Latched with Previous Data
L
H
L
H
X
Write to B
B Transparent
L
H
L
H
X
Write to A
A Transparent
H
X
L
H
X
Latched
A and B Transparent
H
X
^
H
X
Latched
Latched with New Data from Input REG
XXXXL
X
Reset to Zero Scale
H
XXX^
X
Latched to Zero
^Denotes positive edge. The
SHDN pin has no effect on the digital interface data loading; however, while in the SHDN state (SHDN = 0) the output amplifiers V
OUTA
and VOUTB exhibit an open circuit condition. Note, the LDx inputs are level-sensitive, the respective DAC registers are in a transparent state when LDx = “0.”
tCSW
1 LSB
ERROR BAND
tAS
tAH
CS
A/
B
tDH
tDS
tLS
tLH
tLDW
tRSW
tS
LDA, LDB
RS
VOUT
D0–D11
Figure 2. Timing Diagram
B REGISTER
1 OF 12
LATCHES
OF THE 2 INPUT
REGISTERS
TO DAC
REGISTERS
DBx
CS
A/
B
RS
Figure 3. Digital Control Logic
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