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参数资料
| 型号： | AD7400AYRWZ-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 8/20页 |
| 文件大小： | 0K |
| 描述： | IC MODULATOR SIGMA-DELTA 16SOIC |
| 标准包装： | 1,000 |
| 类型： | 调制器 |
| 分辨率（位）： | 16 b |
| 采样率（每秒）： | 10M |
| 数据接口： | 串行 |
| 电压电源： | 单电源 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | -40°C ~ 125°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 16-SOIC（0.295"，7.50mm 宽） |
| 供应商设备封装： | 16-SOIC W |
| 包装： | 带卷 (TR) |
AD7400A
Data Sheet
Rev. D | Page 16 of 20
/*DIFFERENTIATOR (including decimation
stage)
Perform the differentiation stage (FIR) at a
lower speed.
+
–
+
–
Z–1
–
+
–
Z–1
ACC3
DIFF1
DIFF2
DIFF3
WORD_CLK
07077-
022
Figure 26. Differentiator
Z = one sample delay
WORD_CLK = output word rate
*/
always @ (posedge word_clk or posedge reset)
if(reset)
begin
acc3_d2 <= 0;
diff1_d <= 0;
diff2_d <= 0;
diff1 <= 0;
diff2 <= 0;
diff3 <= 0;
end
else
begin
diff1 <= acc3 - acc3_d2;
diff2 <= diff1 - diff1_d;
diff3 <= diff2 - diff2_d;
acc3_d2 <= acc3;
diff1_d <= diff1;
diff2_d <= diff2;
end
/* Clock the Sinc output into an output
register
WORD_CLK
DATA
DIFF3
07077-
023
Figure 27. Clocking Sinc Output into an Output Register
WORD_CLK = output word rate
*/
always @ (posedge word_clk)
begin
DATA[15] <= diff3[23];
DATA[14] <= diff3[22];
DATA[13] <= diff3[21];
DATA[12] <= diff3[20];
DATA[11] <= diff3[19];
DATA[10] <= diff3[18];
DATA[9]
<= diff3[17];
DATA[8]
<= diff3[16];
DATA[7]
<= diff3[15];
DATA[6]
<= diff3[14];
DATA[5]
<= diff3[13];
DATA[4]
<= diff3[12];
DATA[3]
<= diff3[11];
DATA[2]
<= diff3[10];
DATA[1]
<= diff3[9];
DATA[0]
<= diff3[8];
end
endmodule
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