参数资料
型号: AD7643BCPZ
厂商: Analog Devices Inc
文件页数: 25/28页
文件大小: 0K
描述: IC ADC 18BIT DIFF W/REF 48LFCSP
产品培训模块: ADC Applications
ADC Architectures
ADC DC/AC Performance
标准包装: 1
系列: PulSAR®
位数: 18
采样率(每秒): 1.25M
数据接口: 串行,并联
转换器数目: 1
功率耗散(最大): 80mW
电压电源: 模拟和数字
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 48-VFQFN 裸露焊盘,CSP
供应商设备封装: 48-LFCSP-VQ(7x7)
包装: 托盘
输入数目和类型: 1 个差分,双极
配用: EVAL-AD7643CBZ-ND - BOARD EVALUATION FOR AD7643
AD7643
Rev. 0 | Page 6 of 28
Table 4. Serial Clock Timings in Master Read After Convert Mode
DIVSCLK[1]
0
1
DIVSCLK[0]
Symbol
0
1
0
1
Unit
SYNC to SCLK First Edge Delay Minimum
t18
1
3
ns
Internal SCLK Period Minimum
t19
8
16
32
64
ns
Internal SCLK Period Maximum
t19
20
40
70
135
ns
Internal SCLK High Minimum
t20
2
8
16
32
ns
Internal SCLK Low Minimum
t21
2
8
16
32
ns
SDOUT Valid Setup Time Minimum
t22
1
5
ns
SDOUT Valid Hold Time Minimum
t23
0
0.5
10
30
ns
SCLK Last Edge to SYNC Delay Minimum
t24
0
0.5
9
26
ns
BUSY High Width Maximum
t28
0.84
1.14
1.72
2.88
μs
NOTE
IN SERIAL INTERFACE MODES, THE SYNC, SCLK, AND
SDOUT TIMING ARE DEFINED WITH A MAXIMUM LOAD
CL OF 10pF; OTHERWISE, THE LOAD IS 60pF MAXIMUM.
500A
IOL
500A
IOH
1.4V
TO OUTPUT
PIN
CL
50pF
0
60
24
-0
02
Figure 2. Load Circuit for Digital Interface Timing,
SDOUT, SYNC, and SCLK Outputs, CL = 10 pF
0.8V
2V
0.8V
2V
tDELAY
0
60
24-
0
03
Figure 3. Voltage Reference Levels for Timing
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