参数资料
| 型号： | AD8116JSTZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 24/29页 |
| 文件大小： | 0K |
| 描述： | IC VIDEO CROSSPOINT SWIT 128LQFP |
| 产品变化通告： | Mold Change 11/Jul/2012 |
| 标准包装： | 1 |
| 功能： | 视频交叉点开关 |
| 电路： | 1 x 16:16 |
| 电压电源： | 双电源 |
| 电压 - 电源，单路/双路(±)： | ±4.5 V ~ 5.5 V |
| 电流 - 电源： | 75mA |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 128-LQFP |
| 供应商设备封装： | 128-LQFP（14x14） |
| 包装： | 托盘 |
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AD8116
–3–
REV. B
TIMING CHARACTERISTICS
Limit
Parameter
Symbol
Min
Typ
Max
Unit
Data Setup Time
t1
20
ns
CLK Pulsewidth
t2
100
ns
Data Hold Time
t3
20
ns
CLK Pulse Separation
t4
100
ns
CLK to
UPDATE Delay
t5
0ns
UPDATE Pulsewidth
t6
50
ns
CLK to DATA OUT Valid
t7
200
ns
Propagation Delay,
UPDATE to Switch On or Off
–
50
ns
Data Load Time, CLK = 5 MHz
–
16
s
CLK,
UPDATE Rise and Fall Times
–
100
ns
RESET Time
–
200
ns
LOAD DATA INTO
SERIAL REGISTER
ON FALLING EDGE
1
0
1
0
DATA IN
CLK
1 = LATCHED
UPDATE
0 = TRANSPARENT
DATA OUT
OUT15 (D4)
OUT15 (D3)
OUT00 (D0)
TRANSFER DATA FROM SERIAL
REGISTER TO PARALLEL
LATCHES DURING LOW LEVEL
t1
t3
t7
t2
t4
t6
t5
CLOCK
DATA IN
UPDATE
12 34 5 6 7 8 9 10
15
20
25
75
79
T = 0
INCREASING TIME
ENABLE
OUTPUT
15
ENABLE
OUTPUT
14
CONNECT
TO
INPUT
01
DISABLE
OUTPUT
13
DON
’T
CARE
ENABLE
OUTPUT
12
CONNECT
TO
INPUT
15
CONNECT
TO
INPUT
03
CONNECT
TO
NPUT
00
ENABLE
OUTPUT
11
ENABLE
OUTPUT
00
CONNECT
TO
INPUT
00
0
Figure 2. Timing Diagram and Programming Example
Table I. Logic Levels
VIH
VIL
VOH
VOL
IIH
IIL
IOH
IOL
CLK, DATA IN,
DATA OUT
CLK, DATA IN,
DATA OUT
CE, UPDATE
2.0 V min
0.8 V max
2.7 V min
0.5 V max
20
A max
–400
A min
–400
A max
3.0 mA min
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PDF描述 |
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