参数资料
| 型号： | AD8178ABPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 36/40页 |
| 文件大小： | 0K |
| 描述： | IC VIDEO CROSSPOINT SWIT 676BGA |
| 标准包装： | 1 |
| 功能： | 视频交叉点开关 |
| 电路： | 3 x 16:5 |
| 电压电源： | 单/双电源 |
| 电压 - 电源，单路/双路(±)： | 4.5 V ~ 5.5 V，±2.5V |
| 电流 - 电源： | 460mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 676-BGA |
| 供应商设备封装： | 676-BGA（27x27） |
| 包装： | 管件 |
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AD8178
Rev. 0 | Page 5 of 40
TIMING CHARACTERISTICS (SERIAL MODE)
Table 2.
Limit
Parameter
Symbol
Min
Typ
Max
Unit
Serial Data Setup Time
t1
40
ns
CLK Pulse Width
t2
60
ns
Serial Data Hold Time
t3
50
ns
CLK Pulse Separation
t4
140
ns
CLK to UPDATE Delay
t5
10
ns
UPDATE Pulse Width
t6
90
ns
CLK to SEROUT Valid
t7
120
ns
Propagation Delay, UPDATE to Switch On
80
ns
Data Load Time, CLK = 5 MHz, Serial Mode
9
μs
RST Time
140
200
ns
LOAD DATA INTO
SERIAL REGISTER
ON FALLING EDGE
t2
t4
1
0
CLK
1
0
1
0
SERIN
OUT4 (D4)
t1
t3
OUT4 (D3)
OUT0 (D0)
1 = LATCHED
0 = TRANSPARENT
UPDATE
TRANSFER DATA FROM SERIAL
REGISTER TO PARALLEL
LATCHES DURING LOW LEVEL
t5
t7
SEROUT
t6
06
60
8-
0
02
Figure 2. Timing Diagram, Serial Mode
Table 3. Logic Levels, VDD = 3.3 V
VIH
VIL
VOH
VOL
IIH
IIL
IOH
IOL
SER/PAR, CLK,
SERIN, UPDATE
SER/PAR, CLK,
SERIN, UPDATE
SEROUT
SER/PAR, CLK,
SERIN, UPDATE
SER/PAR, CLK,
SERIN, UPDATE
SEROUT
2.0 V min
0.6 V max
2.8 V min
0.4 V max
20 μA max
–20 μA max
–1 mA min
1 mA min
Table 4. H and V Logic Levels, VDD = 3.3 V
VOH
VOL
IOH
IOL
2.7 V min
0.5 V max
–3 mA max
3 mA max
Table 5. RST Logic Levels, VDD = 3.3 V
VIH
VIL
IIH
IIL
2.0 V min
0.6 V max
60 μA max
120 μA max
Table 6. CS Logic Levels, VDD = 3.3 V
VOH
VOL
IIH
IOL
2.0 V min
0.6 V max
100 μA max
40 μA max
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