参数资料
| 型号： | AD9226ASTRL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 22/28页 |
| 文件大小： | 0K |
| 描述： | IC ADC 12BIT 65MSPS 48-LQFP |
| 产品变化通告： | Product Discontinuance 27/Oct/2011 |
| 标准包装： | 2,000 |
| 位数： | 12 |
| 采样率（每秒）： | 65M |
| 数据接口： | 并联 |
| 转换器数目： | 3 |
| 功率耗散（最大）： | 475mW |
| 电压电源： | 单电源 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-LQFP |
| 供应商设备封装： | 48-LQFP（7x7） |
| 包装： | 带卷 (TR) |
| 输入数目和类型： | 2 个单端，单极；1 个差分，单极 |
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REV. B
–3–
AD9226
DIGITAL SPECIFICATIONS
Parameters
Temp
Test Level
Min
Typ
Max
Unit
LOGIC INPUTS (Clock, DFS
1, Duty Cycle1, and
Output Enable
1)
High-Level Input Voltage
Full
IV
2.4
V
Low-Level Input Voltage
Full
IV
0.8
V
High-Level Input Current (VIN = AVDD)
Full
IV
–10
+10
A
Low-Level Input Current (VIN = 0 V)
Full
IV
–10
+10
A
Input Capacitance
Full
V
5
pF
Output Enable
1
Full
IV
V
LOGIC OUTPUTS (With DRVDD = 5 V)
High-Level Output Voltage (IOH = 50
A)
Full
IV
4.5
V
High-Level Output Voltage (IOH = 0.5 mA)
Full
IV
2.4
V
Low-Level Output Voltage (IOL = 1.6 mA)
Full
IV
0.4
V
Low-Level Output Voltage (IOL = 50
A)
Full
IV
0.1
V
Output Capacitance
5pF
LOGIC OUTPUTS (With DRVDD = 3 V)
High-Level Output Voltage (IOH = 50
A)
Full
IV
2.95
V
High-Level Output Voltage (IOH = 0.5 mA)
Full
IV
2.80
V
Low-Level Output Voltage (IOL = 1.6 mA)
Full
IV
0.4
V
Low-Level Output Voltage (IOL = 50
A)
Full
IV
0.05
V
NOTES
1LQFP package.
Specifications subject to change without notice.
SWITCHING SPECIFICATIONS
Parameters
Temp
Test Level
Min
Typ
Max
Unit
Max Conversion Rate
Full
VI
65
MHz
Clock Period
1
Full
V
15.38
ns
CLOCK Pulsewidth High
2
Full
V
3
ns
CLOCK Pulsewidth Low
2
Full
V
3
ns
Output Delay
Full
V
3.5
7
ns
Pipeline Delay (Latency)
Full
V
7
Clock Cycles
Output Enable Delay
3
Full
V
15
ns
NOTES
1The clock period may be extended to 10
s without degradation in specified performance @ 25°C.
2When MODE pin is tied to AVDD or grounded, the AD9226 SSOP is not affected by clock duty cycle.
3LQFP package.
Specifications subject to change without notice.
(AVDD = 5 V, DRVDD = 3 V, fSAMPLE = 65 MSPS, VREF = 2.0 V, TMIN to TMAX, unless otherwise noted.)
(TMIN to TMAX with AVDD = 5 V, DRVDD = 3 V, CL = 20 pF)
n+1
n+2
n+3
n+4
n+5
n+6
n+7
n+8
n
ANALOG
INPUT
CLOCK
DATA
OUT
n–8
n–7
n–6
n–5
n–4
n–3
n–2
n+1
n
n–1
TOD = 7.0 MAX
3.5 MIN
Figure 1. Timing Diagram
DRVDD
2
05
– .
DRVDD
2
05
+ .
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