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参数资料
| 型号： | AD9248BSTZ-40 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 46/48页 |
| 文件大小： | 0K |
| 描述： | IC ADC 14BIT DUAL 40MSPS 64-LQFP |
| 标准包装： | 1 |
| 位数： | 14 |
| 采样率（每秒）： | 40M |
| 数据接口： | 并联 |
| 转换器数目： | 2 |
| 功率耗散（最大）： | 330mW |
| 电压电源： | 单电源 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-LQFP（7x7） |
| 包装： | 托盘 |
| 输入数目和类型： | 4 个单端，单极；2 个差分，单极 |
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AD9248
Rev. B | Page 7 of 48
SWITCHING SPECIFICATIONS
AVDD = 3 V, DRVDD = 2.5 V, maximum sample rate, CLK_A = CLK_B; AIN = 0.5 dBFS differential input, 1.0 V internal reference,
TMIN to TMAX, DCS enabled, unless otherwise noted.
Table 4.
Test
AD9248BST/BCP-20
AD9248BST/BCP-40
AD9248BST/BCP-65
Parameter
Temp
Level
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
Unit
SWITCHING PERFORMANCE
Maximum Conversion Rate
Full
VI
20
40
65
MSPS
Minimum Conversion Rate
Full
V
1
MSPS
CLK Period
Full
V
50.0
25.0
15.4
ns
CLK Pulse-Width High1
Full
V
15.0
8.8
6.2
ns
CLK Pulse-Width Low1
Full
V
15.0
8.8
6.2
ns
DATA OUTPUT PARAMETER
Full
VI
2
3.5
6
2
3.5
6
2
3.5
6
ns
Pipeline Delay (Latency)
Full
V
7
Cycles
Aperture Delay (tA)
Full
V
1.0
ns
Aperture Uncertainty (tJ)
Full
V
0.5
ps rms
Wake-Up Time3
Full
V
2.5
ms
OUT-OF-RANGE RECOVERY TIME
Full
V
2
Cycles
1 The AD9248-65 model has a duty cycle stabilizer circuit that, when enabled, corrects for a wide range of duty cycles (see Figure 24).
2 Output delay is measured from clock 50% transition to data 50% transition, with a 5 pF load on each output.
3 Wake-up time is dependent on the value of the decoupling capacitors; typical values shown with 0.1 μF and 10 μF capacitors on REFT and REFB.
N–1
N
N+1
N+2
N+3
N+4
N+5
N+6
N+7
N+8
ANALOG
INPUT
CLOCK
DATA
OUT
N–9
N–8
N–7
N–6
N–5
N–4
N–3
N–2
N–1
N
MIN 2.0ns,
MAX 6.0ns
tPD =
04446-002
Figure 2. Timing Diagram
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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| AD9248XST-40 | 制造商:Analog Devices 功能描述:14-BIT, 40 MSPS DUAL A/D CONVERTER - Bulk |
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