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参数资料
| 型号： | AD9281ARSRL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 9/15页 |
| 文件大小： | 0K |
| 描述： | IC ADC 8BIT DUAL CMOS 28-SSOP |
| 标准包装： | 1,500 |
| 位数： | 8 |
| 采样率（每秒）： | 28M |
| 数据接口： | 并联 |
| 转换器数目： | 2 |
| 功率耗散（最大）： | 260mW |
| 电压电源： | 模拟和数字 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 28-SSOP（0.209"，5.30mm 宽） |
| 供应商设备封装： | 28-SSOP |
| 包装： | 带卷 (TR) |
| 输入数目和类型： | 4 个单端，单极；2 个差分，单极 |
–3–
AD9281
Parameter
Symbol
Min
Typ
Max
Units
Condition
DYNAMIC PERFORMANCE (SE)
1
Signal-to-Noise and Distortion
SINAD
f = 3.58 MHz
47.2
dB
Signal-to-Noise
SNR
f = 3.58 MHz
48
dB
Total Harmonic Distortion
THD
f = 3.58 MHz
–55
dB
Spurious Free Dynamic Range
SFDR
f = 3.58 MHz
–58
dB
DIGITAL INPUTS
High Input Voltage
VIH
2.4
V
Low Input Voltage
VIL
0.3
V
DC Leakage Current
IIN
±6
A
Input Capacitance
CIN
2pF
LOGIC OUTPUT (with DVDD = 3 V)
High Level Output Voltage
(IOH = 50 A)
VOH
2.88
V
Low Level Output Voltage
(IOL = 1.5 mA)
VOL
0.095
V
LOGIC OUTPUT (with DVDD = 5 V)
High Level Output Voltage
(IOH = 50 A)
VOH
4.5
V
Low Level Output Voltage
(IOL = 1.5 mA)
VOL
0.4
V
Data Valid Delay
tOD
11
ns
MUX Select Delay
tMD
7ns
Data Enable Delay
tED
13
ns
CL = 20 pF. Output Level to
90% of Final Value
Data High-Z Delay
tDHZ
13
ns
CLOCKING
Clock Pulsewidth High
tCH
16.9
ns
Clock Pulsewidth Low
tCL
16.9
ns
Pipeline Latency
3.0
Cycles
NOTES
1SE is single ended input, REFT = 1.5 V, REFB = –0.5 V.
2AIN differential 2 V p-p, REFT = 1.5 V, REFB = –0.5 V.
3IMD referred to larger of two input signals.
Specifications subject to change without notice.
CLOCK
INPUT
SELECT
INPUT
DATA
OUTPUT
ADC SAMPLE
#2
ADC SAMPLE
#3
ADC SAMPLE
#4
ADC SAMPLE
#5
Q CHANNEL
OUTPUT ENABLED
I CHANNEL
OUTPUT ENABLED
SAMPLE #1-3
Q CHANNEL
OUTPUT
SAMPLE #1-2
Q CHANNEL
OUTPUT
SAMPLE #1-1
Q CHANNEL
OUTPUT
SAMPLE #1-1
I CHANNEL
OUTPUT
SAMPLE #1
Q CHANNEL
OUTPUT
SAMPLE #1
I CHANNEL
OUTPUT
SAMPLE #2
Q CHANNEL
OUTPUT
tMD
tOD
ADC SAMPLE
#1
Figure 1. ADC Timing
REV. F
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