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参数资料
| 型号： | AD9516-4/PCBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 49/80页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR AD9516-4 1.8GHZ |
| 产品培训模块： | Active Filter Design Tools |
| 设计资源： | AD9516 Eval Brd Schematic AD9516 Gerber Files AD9516-4 BOM |
| 标准包装： | 1 |
| 主要目的： | 计时，时钟发生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9516-4 |
| 主要属性： | 2 输入，14 输出，1.6GHz VCO |
| 次要属性： | CMOS、LVDS、LVPECL 输出逻辑，ADIsimCLK&trade 图形用户界面 |
| 已供物品： | 板，线缆，CD，电源 |
| 产品目录页面： | 776 (CN2011-ZH PDF) |
| 相关产品： | AD9516-4BCPZ-REEL7-ND - IC CLOCK GEN 1.8GHZ VCO 64-LFCSP AD9516-4BCPZ-ND - IC CLOCK GEN 1.6GHZ VCO 64-LFCSP |
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Data Sheet
AD9516-4
Rev. C | Page 53 of 80
CS
SCLK
SDIO
tHI
tLO
tCLK
tS
tDS
tDH
tC
BI N
BI N + 1
06
42
3-
0
43
Figure 69. Serial Control Port Timing—Write
Table 50. Serial Control Port Timing
Parameter
Description
tDS
Setup time between data and rising edge of SCLK
tDH
Hold time between data and rising edge of SCLK
tCLK
Period of the clock
tS
Setup time between CS falling edge and SCLK rising edge (start of communication cycle)
tC
Setup time between SCLK rising edge and CS rising edge (end of communication cycle)
tHIGH
Minimum period that SCLK should be in a logic high state
tLOW
Minimum period that SCLK should be in a logic low state
tDV
SCLK to valid SDIO and SDO (see Figure 67)
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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| AD9516-5BCPZ-REEL7 | 功能描述:IC CLOCK GEN W/PLL 64-LFCSP RoHS:是 类别:集成电路 (IC) >> 时钟/计时 - 时钟发生器，PLL，频率合成器 系列:- 标准包装:2,000 系列:- 类型:PLL 时钟发生器 PLL:带旁路 输入:LVCMOS，LVPECL 输出:LVCMOS 电路数:1 比率 - 输入:输出:2:11 差分 - 输入:输出:是/无 频率 - 最大:240MHz 除法器/乘法器:是/无 电源电压:3.135 V ~ 3.465 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:32-LQFP 供应商设备封装:32-TQFP（7x7） 包装:带卷 (TR) |
| AD9516-5PCBZ | 制造商:AD 制造商全称:Analog Devices 功能描述:14-Output Clock Generator |
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