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参数资料
| 型号： | AD9522-3BCPZ-REEL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 3/84页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN 2GHZ VCO 64LFCSP |
| 标准包装： | 750 |
| 类型： | 时钟发生器，扇出配送 |
| PLL： | 是 |
| 输入： | CMOS，LVDS，LVPECL |
| 输出： | CMOS，LVDS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:12，2:24 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 2.25GHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 带卷 (TR) |
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AD9522-3
Rev. 0 | Page 11 of 84
CLOCK OUTPUT ABSOLUTE TIME JITTER (CLOCK GENERATION USING EXTERNAL VCXO)
Table 10.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVDS OUTPUT ABSOLUTE TIME JITTER
Application example based on a typical setup using an
external 245.76 MHz VCXO (Toyocom TCO-2112);
reference = 15.36 MHz; R DIV = 1
LVDS = 245.76 MHz; PLL LBW = 125 Hz
87
fs rms
Integration BW = 200 kHz to 5 MHz
108
fs rms
Integration BW = 200 kHz to 10 MHz
146
fs rms
Integration BW = 12 kHz to 20 MHz
LVDS = 122.88 MHz; PLL LBW = 125 Hz
120
fs rms
Integration BW = 200 kHz to 5 MHz
151
fs rms
Integration BW = 200 kHz to 10 MHz
207
fs rms
Integration BW = 12 kHz to 20 MHz
LVDS = 61.44 MHz; PLL LBW = 125 Hz
157
fs rms
Integration BW = 200 kHz to 5 MHz
210
fs rms
Integration BW = 200 kHz to 10 MHz
295
fs rms
Integration BW = 12 kHz to 20 MHz
CLOCK OUTPUT ADDITIVE TIME JITTER (VCO DIVIDER NOT USED)
Table 11.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVDS OUTPUT ADDITIVE TIME JITTER
Distribution section only; does not include PLL and
VCO; measured at rising edge of clock signal
CLK = 622.08 MHz
69
fs rms
Integration bandwidth = 12 kHz to 20 MHz
Any LVDS Output = 622.08 MHz
Divide Ratio = 1
CLK = 622.08 MHz
116
fs rms
Integration bandwidth = 12 kHz to 20 MHz
Any LVDS Output = 155.52 MHz
Divide Ratio = 4
CLK = 100 MHz
263
fs rms
Calculated from SNR of ADC method
Any LVDS Output = 100 MHz
Broadband jitter
Divide Ratio = 1
CLK = 500 MHz
242
fs rms
Calculated from SNR of ADC method
Any LVDS Output = 100 MHz
Broadband jitter
Divide Ratio = 5
CMOS OUTPUT ADDITIVE TIME JITTER
Distribution section only; does not include PLL and VCO
CLK = 200 MHz
289
fs rms
Calculated from SNR of ADC method
Any CMOS Output Pair = 100 MHz
Broadband jitter
Divide Ratio = 2
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