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参数资料
| 型号： | AD9571ACPZLVD-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 6/20页 |
| 文件大小： | 0K |
| 描述： | IC PLL CLOCK GEN 25MHZ 40LFCSP |
| 标准包装： | 2,500 |
| 类型： | 时钟发生器，扇出配送，多路复用器 |
| PLL： | 是 |
| 输入： | 晶体 |
| 输出： | CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:10 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 156.25MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 2.97 V ~ 3.63 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 40-WFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 40-LFCSP-WQ（6x6） |
| 包装： | 带卷 (TR) |
AD9571
Rev. 0 | Page 14 of 20
THEORY OF OPERATION
XTAL
OSC
REFCLK
REFSEL VS
GND
PHASE
FREQUENCY
DETECTOR
CHARGE
PUMP
DIVIDE
BY 25
DIVIDE
BY 4
DIVIDE
BY 4
DIVIDE
BY 5
DIVIDE
BY 4
DIVIDE
BY 5
DIVIDE
BY 3
25M
CMOS
25MHz
25M
CMOS
25M
CMOS
25M
33M
33.33MHz
CMOS
1
0
VLDO
VCO
0
1
0
125MHz/
100MHz
LVPECL/
LVDS
100M/125M
125MHz/
100MHz
LVPECL/
LVDS
100M/125M
156.25MHz
LVPECL/
LVDS
156M
FREQSEL
AD9571
LEVEL
DECODE
FORCE_LOW
07499-
011
Figure 11. Detailed Block Diagram
Figure 11 shows a block diagram of the AD9571. The chip
consists of a PLL core, which is configured to generate the
specific clock frequencies required for Ethernet applications,
without any user programming. This PLL is based on proven
Analog Devices synthesizer technology, noted for its exceptional
phase noise performance. The AD9571 is highly integrated and
includes loop filters, regulators for supply noise immunity, all
the necessary dividers with multiple output buffers in a choice
of formats, and a crystal oscillator. A user need only supply a
25 MHz reference clock or an external crystal to implement an
entire line card clocking solution that does not require any
processor intervention. Six copies of the 25 MHz reference
source are also available.
OUTPUTS
Table 14 provides a summary of the outputs available.
Table 14. Output Formats
Frequency
Format
Copies
25 MHz
CMOS
6
156.25 MHz
LVPECL/LVDS
1
100 MHz or 125 MHz
LVPECL/LVDS
2
33.33 MHz
CMOS
1
Note that the pins labeled 100M/125M can provide 100 MHz or
125 MHz by strapping the FREQSEL pin as shown in Table 15.
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