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参数资料
| 型号： | AD9627ABCPZ11-105 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 3/72页 |
| 文件大小： | 0K |
| 描述： | IC ADC 11BIT 105MSPS 64LFCSP |
| 标准包装： | 1 |
| 位数： | 11 |
| 采样率（每秒）： | 105M |
| 数据接口： | 串行，SPI? |
| 转换器数目： | 2 |
| 功率耗散（最大）： | 650mW |
| 电压电源： | 模拟和数字 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 托盘 |
| 输入数目和类型： | 4 个单端，单极；2 个差分，单极 |
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AD9627-11
Rev. B | Page 11 of 72
CLK+
DCO–
DCO+
CH A/CH B DATA
N
N + 1
N + 2
N + 3
N + 4
N + 5
N + 6
N + 7
N + 8
N – 12
N – 11
N – 9
N – 8
N – 7
N – 6
N – 5
N – 4
N – 13
CLK–
tCLK
tPD
tCLK
tA
CH A/CH B FAST
DETECT
ABABAB
ABABA
A
B
N – 10
N – 6
N – 5
N – 3
N – 2
N – 1
N
N + 1
N + 2
N – 7
ABABAB
ABABA
A
B
N – 4
tDCO
07
05
4-
0
03
Figure 3. LVDS Mode Data and Fast Detect Output Timing (Fast Detect Mode Select Bits = 001 Through Fast Detect Mode Select Bits = 100)
SYNC
CLK+
tHSYNC
tSSYNC
07
05
4-
0
04
Figure 4. SYNC Input Timing Requirements
CLK+
SMI SCLK
SMI SDFS
DATA
SMI SDO
CLK–
tCSSCLK
tSSCLKSDFS
tSSCLKSDO
07
05
4-
00
5
Figure 5. Signal Monitor SPORT Output Timing (Divide-by-2 Mode)
OBSOLETE
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PDF描述 |
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