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参数资料
| 型号： | AD9735-DPG2-EBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 46/72页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR AD9735 |
| 标准包装： | 1 |
| 系列： | * |
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AD9734/AD9735/AD9736
Rev. A | Page 50 of 72
APPLICATIONS INFORMATION
DRIVING THE DACCLK INPUT
The DACCLK input requires a low jitter differential drive
signal. It is a PMOS input differential pair powered from the
1.8 V supply, so it is important to maintain the specified 400 mV
input common-mode voltage. Each input pin can safely swing
from 200 mV p-p to 800 mV p-p about the 400 mV common-
mode voltage. While these input levels are not directly LVDS
compatible, DACCLK can be driven by an offset ac-coupled
LVDS signal, as shown in Figure 90.
04862-088
LVDS_P_IN
CLK+
50
Ω
50
Ω
0.1
μF
0.1
μF
LVDS_N_IN
CLK–
VCM = 400mV
Figure 90. LVDS DACCLK Drive Circuit
If a clean sine clock is available, it can be transformer-coupled
to DACCLK, as shown in Figure 107. Use of a CMOS or TTL
clock can also be acceptable for lower sample rates. It is routed
through a CMOS to LVDS translator, then ac-coupled, as
described previously. Alternatively, it can be transformer-
coupled and clamped, as shown in Figure 91.
04862-089
50
Ω
50
Ω
TTL OR CMOS
CLK INPUT
CLK+
CLK–
VCM = 400mV
BAV99ZXCT
HIGH SPEED
DUAL DIODE
0.1
μF
Figure 91. TTL or CMOS DACCLK Drive Circuit
A simple bias network for generating VCM is shown in
Figure 92. It is important to use CVDD18 and CVSS for the
clock bias circuit. Any noise or other signal that is coupled onto
the clock is multiplied by the DAC digital input signal and may
degrade the DAC performance.
0
48
62-
0
90
0.1F
1nF
VCM = 400mV
CVDD
1.8V
CVSS
1k
287
Figure 92. DACCLK VCM Generator Circuit
相关PDF资料 |
PDF描述 |
|---|---|
| STD06W-Y | WIRE & CABLE MARKERS |
| ACB05DHRN | CONN CARD EXTEND 10POS .050" |
| DEMO9S08SG32AUTO | DEMO BOARD FOR MC9S08SG32 |
| STD03W-J | WIRE & CABLE MARKERS |
| ABB05DHRN | CONN CARD EXTEND 10POS .050" |
相关代理商/技术参数 |
参数描述 |
|---|---|
| AD9735-EB | 制造商:Analog Devices 功能描述: |
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