参数资料
| 型号： | AD9833BRM |
| 厂商： | Analog Devices Inc |
| 文件页数： | 19/24页 |
| 文件大小： | 0K |
| 描述： | IC WAVEFORM GEN PROG 10-MSOP |
| 产品培训模块： | Direct Digital Synthesis Tutorial Series (1 of 7): Introduction Direct Digital Synthesizer Tutorial Series (7 of 7): DDS in Action Direct Digital Synthesis Tutorial Series (3 of 7): Angle to Amplitude Converter Direct Digital Synthesis Tutorial Series (6 of 7): SINC Envelope Correction Direct Digital Synthesis Tutorial Series (4 of 7): Digital-to-Analog Converter Direct Digital Synthesis Tutorial Series (2 of 7): The Accumulator |
| 标准包装： | 50 |
| 分辨率（位）： | 10 b |
| 主 fclk： | 25MHz |
| 调节字宽（位）： | 28 b |
| 电源电压： | 2.3 V ~ 5.5 V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 10-TFSOP，10-MSOP（0.118"，3.00mm 宽） |
| 供应商设备封装： | 10-MSOP |
| 包装： | 管件 |
AD9833
Data Sheet
Rev. E | Page 4 of 24
TIMING CHARACTERISTICS
VDD = 2.3 V to 5.5 V, AGND = DGND = 0 V, unless otherwise noted.1
Table 2.
Parameter
Limit at T
MIN to TMAX
Unit
Description
t
1
40
ns min
MCLK period
t
2
16
ns min
MCLK high duration
t
3
16
ns min
MCLK low duration
t
4
25
ns min
SCLK period
t
5
10
ns min
SCLK high duration
t
6
10
ns min
SCLK low duration
t
7
5
ns min
FSYNC to SCLK falling edge setup time
t
8 min
10
ns min
FSYNC to SCLK hold time
t
8 max
t
4 5
ns max
t
9
5
ns min
Data setup time
t
10
3
ns min
Data hold time
t
11
5
ns min
SCLK high to FSYNC falling edge setup time
1 Guaranteed by design, not production tested.
Timing Diagrams
t2
t1
MCLK
t3
02704-
003
Figure 3. Master Clock
t5
t4
t6
t7
t8
t10
t9
4
1
D
5
1
D
D0
D1
D2
D14
SCLK
FSYNC
SDATA
D15
t11
02704-
004
Figure 4. Serial Timing
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PDF描述 |
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| AD9833BRMZ-REEL | 功能描述:IC WAVEFORM GEN PROG 10MSOP RoHS:是 类别:集成电路 (IC) >> 接口 - 直接数字合成 (DDS) 系列:- 产品变化通告:Product Discontinuance 27/Oct/2011 标准包装:2,500 系列:- 分辨率（位）:10 b 主 fclk:25MHz 调节字宽（位）:32 b 电源电压:2.97 V ~ 5.5 V 工作温度:-40°C ~ 85°C 安装类型:表面贴装 封装/外壳:16-TSSOP（0.173"，4.40mm 宽） 供应商设备封装:16-TSSOP 包装:带卷 (TR) |
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