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参数资料
| 型号： | MPC8544EAVTALFA |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 24/117页 |
| 文件大小： | 0K |
| 描述： | IC MPU POWERQUICC III 783-FCBGA |
| 标准包装： | 36 |
| 系列： | MPC85xx |
| 处理器类型： | 32-位 MPC85xx PowerQUICC III |
| 速度： | 667MHz |
| 电压： | 0.95 V ~ 1.05 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 783-BBGA，FCBGA |
| 供应商设备封装： | 783-FCPBGA（29x29） |
| 包装： | 托盘 |
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MPC8544E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 6
14
Freescale Semiconductor
Input Clocks
4.1
System Clock Timing
Table 5 provides the system clock (SYSCLK) AC timing specifications for the MPC8544E.
4.1.1
SYSCLK and Spread Spectrum Sources
Spread spectrum clock sources are an increasingly popular way to control electromagnetic interference
emissions (EMI) by spreading the emitted noise to a wider spectrum and reducing the peak noise
magnitude in order to meet industry and government requirements. These clock sources intentionally add
long-term jitter in order to diffuse the EMI spectral content. The jitter specification given in Table 5
considers short-term (cycle-to-cycle) jitter only and the clock generator’s cycle-to-cycle output jitter
should meet the MPC8544E input cycle-to-cycle jitter requirement. Frequency modulation and spread are
separate concerns, and the MPC8544E is compatible with spread spectrum sources if the recommendations
listed in Table 6 are observed.
It is imperative to note that the processor’s minimum and maximum SYSCLK, core, and VCO frequencies
must not be exceeded regardless of the type of clock source. Therefore, systems in which the processor is
operated at its maximum rated e500 core frequency should avoid violating the stated limits by using
down-spreading only.
Table 5. SYSCLK AC Timing Specifications
Parameter/Condition
Symbol
Min
Typical
Max
Unit
Notes
SYSCLK frequency
fSYSCLK
33
—
133
MHz
1
SYSCLK cycle time
tSYSCLK
7.5
—
30.3
ns
—
SYSCLK rise and fall time
tKH, tKL
0.6
1.0
2.1
ns
2
SYSCLK duty cycle
tKHK/tSYSCLK
40
—
60
%
—
SYSCLK jitter
—
±150
ps
3, 4
Notes:
1. Caution: The CCB clock to SYSCLK ratio and e500 core to CCB clock ratio settings must be chosen such that the resulting
SYSCLK frequency, e500 (core) frequency, and CCB clock frequency do not exceed their respective maximum or minimum
operating frequencies. Refer to Section 19.2, “CCB/SYSCLK PLL Ratio,” and Section 19.3, “e500 Core PLL Ratio,” for ratio
settings.
2. Rise and fall times for SYSCLK are measured at 0.6 and 2.7 V.
3. This represents the total input jitter—short- and long-term.
4. The SYSCLK driver’s closed loop jitter bandwidth should be <500 kHz at –20 dB. The bandwidth must be set low to allow
cascade-connected PLL-based devices to track SYSCLK drivers with the specified jitter.
Table 6. Spread Spectrum Clock Source Recommendations
At recommended operating conditions. See Table 2.
Parameter
Min
Max
Unit
Notes
Frequency modulation
20
60
kHz
—
Frequency spread
0
1.0
%
1
Note:
1. SYSCLK frequencies resulting from frequency spreading, and the resulting core and VCO frequencies, must meet the
minimum and maximum specifications given in Table 5.
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PDF描述 |
|---|---|
| SLW5S-5C7LF | CONN ZIF CIC 5POS DIP 1MM VERT |
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| XF2L-0725-1A | CONN FPC 7POS 0.5MM PITCH SMD |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| ADA4084-2ARMZ | 功能描述:IC OPAMP GP RRIO 10MHZ DL 8MSOP RoHS:是 类别:集成电路 (IC) >> Linear - Amplifiers - Instrumentation 系列:- 标准包装:2,500 系列:- 放大器类型:通用 电路数:4 输出类型:- 转换速率:0.6 V/µs 增益带宽积:1MHz -3db带宽:- 电流 - 输入偏压:45nA 电压 - 输入偏移:2000µV 电流 - 电源:1.4mA 电流 - 输出 / 通道:40mA 电压 - 电源，单路/双路(±):3 V ~ 32 V，±1.5 V ~ 16 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:14-TSSOP（0.173"，4.40mm 宽） 供应商设备封装:14-TSSOP 包装:带卷 (TR) 其它名称:LM324ADTBR2G-NDLM324ADTBR2GOSTR |
| ADA4084-2ARMZ | 制造商:Analog Devices 功能描述:IC OP-AMP 13.9MHZ 4.6V/ 130 MSO |
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