参数资料
型号: ADCLK950/PCBZ
厂商: Analog Devices Inc
文件页数: 9/12页
文件大小: 0K
描述: BOARD EVALUATION FOR ADCLK950
标准包装: 1
系列: SIGe
主要目的: 计时,时钟缓冲器 / 驱动器 / 接收器 / 变换器
已用 IC / 零件: ADCLK950
主要属性: 2 个可选输入,10 输出
次要属性: LVPECL 输出逻辑
已供物品:
ADCLK950
Rev. A | Page 6 of 12
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS
NOTES
1. NC = NO CONNECT.
2. EPAD MUST BE SOLDERED TO VEE POWER PLANE.
PIN 1
INDICATOR
1
IN_SEL
2
CLK0
3
CLK0
4
VREF0
5
VT0
6
CLK1
7
CLK1
8
VT1
9
VREF1
10
VEE
23 NC
24 Q5
25 Q5
26 Q4
27 Q4
28 NC
29 NC
30 VCC
22 NC
21 VCC
11
V
C
12
Q
9
13
Q
9
15
Q
8
17
Q
7
16
Q
7
18
Q
6
19
Q
6
20
V
C
14
Q
8
33
Q
3
34
Q
2
35
Q
2
36
Q
1
37
Q
1
38
Q
0
39
Q
0
40
V
C
32
Q
3
31
V
C
TOP VIEW
(Not to Scale)
ADCLK950
08
27
9-
00
2
Figure 2. Pin Configuration
Table 7. Pin Function Descriptions
Pin No.
Mnemonic
Description
1
IN_SEL
Input Select. Logic 0 selects CLK0 and CLK0 inputs. Logic 1 selects CLK1 and CLK1 inputs.
2
CLK0
Differential Input (Positive) 0.
3
CLK0
Differential Input (Negative) 0.
4
VREF0
Reference Voltage. Reference voltage for biasing ac-coupled CLK0 and CLK0 inputs.
5
VT0
Center Tap. Center tap of a 100 Ω input resistor for CLK0 and CLK0 inputs.
6
CLK1
Differential Input (Positive) 1.
7
CLK1
Differential Input (Negative) 1.
8
VT1
Center Tap. Center tap of a 100 Ω input resistor for CLK1 and CLK1 inputs.
9
VREF1
Reference Voltage. Reference voltage for biasing ac-coupled CLK1 and CLK1 inputs.
10
VEE
Negative Supply Pin.
11, 20, 21,
30, 31, 40
VCC
Positive Supply Pin.
12, 13
Q9, Q9
Differential LVPECL Outputs.
14, 15
Q8, Q8
Differential LVPECL Outputs.
16, 17
Q7, Q7
Differential LVPECL Outputs.
18, 19
Q6, Q6
Differential LVPECL Outputs.
22, 23, 28,
29
NC
No Connection
24, 25
Q5, Q5
Differential LVPECL Outputs.
26, 27
Q4, Q4
Differential LVPECL Outputs.
32, 33
Q3, Q3
Differential LVPECL Outputs.
34, 35
Q2, Q2
Differential LVPECL Outputs.
36, 37
Q1, Q1
Differential LVPECL Outputs.
38, 39
Q0, Q0
Differential LVPECL Outputs.
EPAD
Exposed pad (EPAD) must be connected to VEE.
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