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参数资料
| 型号： | ADF4118BRUZ-RL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 24/28页 |
| 文件大小： | 0K |
| 描述： | IC PLL RF FREQ SYNTHESZR 16TSSOP |
| 标准包装： | 1,000 |
| 类型： | 时钟/频率合成器，RF |
| PLL： | 是 |
| 输入： | CMOS，TTL |
| 输出： | 时钟 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:1 |
| 差分 - 输入:输出： | 是/无 |
| 频率 - 最大： | 3GHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 2.7 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 16-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 16-TSSOP |
| 包装： | 带卷 (TR) |
| 配用： | EVAL-ADF4118EBZ1-ND - BOARD EVAL FOR ADF4118 |
| 其它名称： | ADF4118BRUZ-RL7-ND ADF4118BRUZ-RL7TR |
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ADF4116/ADF4117/ADF4118
Rev. D | Page 5 of 28
TIMING CHARACTERISTICS
AVDD = DVDD = 3 V ± 10%, 5 V ± 10%; AVDD ≤ VP < 6.0 V; AGND = DGND = CPGND = 0 V; TA = TMIN to TMAX, unless otherwise noted.
Guaranteed by design, but not production tested.
Table 2.
Parameter
Limit at TMIN to TMAX (B, Y Version)
Unit
Test Conditions/Comments
t1
10
ns min
DATA to CLK setup time
t2
10
ns min
DATA to CLK hold time
t3
25
ns min
CLK high duration
t4
25
ns min
CLK low duration
t5
10
ns min
CLK to LE setup time
t6
20
ns min
LE pulse width
CLK
DATA
LE
DB20 (MSB)
DB19
DB2
DB1
(CONTROL BIT C2)
DB0 (LSB)
(CONTROL BIT C1)
t5
t2
t4
t6
t1
t3
00
39
2-
0
02
Figure 2. Timing Diagram
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| ADF4118BRUZ-RL71 | 制造商:AD 制造商全称:Analog Devices 功能描述:RF PLL Frequency Synthesizers |
| ADF4118YRUZ | 制造商:Rochester Electronics LLC 功能描述: 制造商:Analog Devices 功能描述: |
| ADF4118YRUZ1 | 制造商:AD 制造商全称:Analog Devices 功能描述:RF PLL Frequency Synthesizers |
| ADF4118YRUZ-RL1 | 制造商:AD 制造商全称:Analog Devices 功能描述:RF PLL Frequency Synthesizers |
| ADF4118YRUZ-RL7 | 制造商:Analog Devices 功能描述:PLL FREQ SYNTHESIZER SGL 16TSSOP - Tape and Reel |
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